Синтезируемый цикл с досрочным выходом по условию, Verilog Опции

[Eugene_eugene]

Всем привет! Делаю один проект на Verilog и столкнулся с проблемой, связанной с необходимостью добавления цикла с выходом по условию. Но, как я понимаю, циклы while, repeat и forever несинтезируемы, а с конструкцией for-disable возникают какие-то проблемы.
Как правильно решить мою проблему? Можно ли использовать for-disable в данном случае?

Вот на всякий случай мой фрагмент кода, который не работает (крашится при моделировании). Мне, в общем, надо тут пускать через модуль A_neural входные числа до тех пор, пока они не останется только одно число > или пока они все не станут нулями. Короче говоря, нейронная сеть Хемминга

Очень прошу помощи с циклом с выходом по условию. С примером такого цикла. Заранее спасибо!

CODE

genvar j;
for(j=0;j<100; j=j+1)
begin: break
initial count = 0;

genvar k;
for(k=0;k<100;k=k+1)
begin
A_neural a(zout[9*(k+1)-1:9*k], zout, uout[9*(k+1)-1:9*k]);
always @*
if(uout[9*k + : 9] == 0)
count = count + 1;
end

always @*
if(count >= 9)
disable break;

end

[x736C]

Цикл в программировании — это когда какие-то команды [процессора] повторяются одна за другой по кругу, т.е. в цикле.
В вашем случае, цикла не будет. Также не будет выхода по условию. Т.к. выходить некуда и не из чего. Имею в виду именно ваш контекст.
Необходимо поменять парадигму написания программы с Си на HDL.
Было бы неплохо представлять, как это можно сделать на элементарных цифровых блоках (триггерах, регистрах, компараторах и т.п.). Если можно это нарисовать на листке бумаги схематично, то дальше уже несложно переложить все на язык HDL.

Ну и желательно уточнить - Вам это для синтеза нужно или для моделирования?

Так в названии же темы