FIFO на DDR3 на Cyclone V Опции

[dinam]

Появилась необходимость перейти с SDRAM и Cyclone II на вышеозвученные. Основные требования побыстрей освоить и побольше пропускная способность.
Разбираюсь с DDR3 SDRAM Controller with UniPHY, полученным с помощью Quartus 14.1.1 Build 190.
Пока не определился использовать аппаратный или софтовый контроллер, но больше склоняюсь к последнему. Разбираюсь к какому интерфейсу проще прицепиться, к аппаратному или к AFI софтовому для использования только PHY. Цена тоже имеет значение, т.к. для FPGA с Hard Controller она почти в два раза больше. Как то медленно всё продвигается, то ли тяжело понимаю, то ли документация такая (External Memory Interface Handbook и т. д.) Пример скомпилировался, вижу что рабочая 300 МГц с небольшим запасом получается. 300*2*2 Мбайт/сек софтового без учета накладных расходов мне хватит. В ModelSime пример моделируется
Может кто уже делал подобное и поделится советами. Может другие контроллеры применяли. Я помню очень интересную темку про самодельный контроллер DDR2, уважаемого Hoodwina.
Пишу на VHDL.

[serjj]

Если вы ставите галочку на enable hard controller у вашего компонента в qsys появляются новые выводы mp, напишите плз. какие клоки у вас заведены туда, или выложите скриншот с комонентом ddr3 в qsys..

[dinam]

Подниму тему. Спустя три года разведена и спаяна плата с DDR3 . Смотрю сигналы в SignalTap II Logic Analyzer. Просто записываю в память 80 слов и пытаюсь обратно прочесть их. Судя по отклику сигнала avl_ready_0 запись проходит всегда. А вот чтение очень редко, т.е. avl_rdata_valid_0 остаётся в нуле. Но когда проходит, то слова вроде прочитываются правильно. Команды, чтение и запись произвожу на частоте 166 МГц(afi_half_clk). Уже голову сломал, ЧЯДНТ? На что грешить - на схему, разводку, формирую неправильно диаграмму чтения?

[dinam]

Все очень странно. На тестовом примере точно такие диаграммы чтения и записи с частотой 166 Мгц моделируется замечательно. Чтение происходит. В железе же если сигнал avl_ready_0 падает в ноль даже после команды чтения, то чтение не происходит. Как так?
Т.е. чтение-запись маленьких пакетов до 48 64р слов, происходит всегда и без сбоев. А вот при записи 48 слов и выше появляется нулевой импульс avl_ready_0 и команда чтения не обрабатывается.

[dinam]

Похоже я неправильно работаю с hard controller, т.к. при моделировании я вижу все те же глюки что и в железе. Есть, например, странные пульсации avl_ready похожие на "How do I reduce the UniPHY DDR3 controller pulsing avl_ready low on the Avalon interface?" Советы данные там не помогают избавиться от пульсаций avl_ready.
Хоть кто-нибудь запускал шину Avalon на частоте 166 МГц(afi_half_clk) с передачей больше 0,5 Кбайт за раз?