Перенос данных между доменами Опции

[_Anatoliy]

Переход шины данных выполняется из домена 275МГц в домен 137,5МГц(децимация после фильтра). Причём STA на эту шину смотрит весьма положительно(см. скриншот). А сигнал-тап показывает в районе курсора явный "выбой" четырёх бит из шины. И по поведению в проекте я вижу что после децимации сигнал очень шумный(полно "иголок"). Сетапы-холды соблюдаются а шина "крошится". Это как? Что посоветуете, коллеги? Вообще-то я всегда доверял STA.

Эскизы прикрепленных изображений

 

[Flip-fl0p]

Переход шины данных выполняется из домена 275МГц в домен 137,5МГц(децимация после фильтра). Причём STA на эту шину смотрит весьма положительно(см. скриншот). А сигнал-тап показывает в районе курсора явный "выбой" четырёх бит из шины. И по поведению в проекте я вижу что после децимации сигнал очень шумный(полно "иголок"). Сетапы-холды соблюдаются а шина "крошится". Это как? Что посоветуете, коллеги? Вообще-то я всегда доверял STA.

А как осуществляется перенос из домена в домен ?
Обычно домены помечают, как пути которые STA вообще не должен анализировать.

[_Anatoliy]

А как осуществляется перенос из домена в домен ?
Обычно домены помечают, как пути которые STA вообще не должен анализировать.

1). Здесь data50 в домене 275, а data50r в домене 137,5МГц

Код

PROCESS (iclk2x)
BEGIN    
    if Rising_Edge(iclk2x) then
        data50r <= data50;
    end if;
END PROCESS;

2). Вы не правы.

[Flip-fl0p]

2). Вы не правы.

Вполне возможно
Однако домены то разные могут быть. Могут быть полностью асинхронные и независимые друг другу. Тогда в SDC указывают (во всяком случае я сразу пишу, чтобы Timequest не анализировал эти пути):

Код

set_clock_groups -exclusive -group [get_clocks {clk1}] \
                            -group [get_clocks {clk2}]

Вот в этом случае либо DCFIFO либо Handshake.
А могут быть где частота другого домена, получена делением частоты исходного домена. Как у Вас.
Вот тут уже есть варианты.
1. Частота получена на обычном PLL.
2. Частота получена делением на триггере.
Обязательно должны быть указаны констрейны на эту частоту.
Я ещё применяю в этом случае альтеровский примитив. Хотя вроде Quartus должен его впихнут автоматом. Но это не точно.

Код

library altera;
    use altera.altera_primitives_components.all;
...
...
...
    clock_buff : GLOBAL
    port map
    (
        a_in  => new_clk,
        a_out => new_clk_buff
    );

А можно просто формировать сигнал валидности данных, и не заморачиваться с клоковым доменом