Quartus Design assistant. Ошибки., Ругается Design assistant на то, чего нет Опции

[Flip-fl0p]

Приветствую Уважаемые посетители форума !
При синтезировании прошивки я столкнулся с тем, что в Quartus "Design assistant" ругается на неправильную передачу сигналов между клоковыми доменами.
Но проблема в том, что он обнаружил клоковые домены, которых нет .

Код

Critical Warning (308067): (High) Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains. (Value defined:2). Found 4 asynchronous clock domain interface structure(s) related to this rule.
    Critical Warning (308012): Node  "Buff_controller:Buff_controller_comp|pres_state.buff3"
    Critical Warning (308012): Node  "Buff_controller:Buff_controller_comp|pres_state.buff2"
    Critical Warning (308012): Node  "Buff_controller:Buff_controller_comp|KAA_shreg_debouncer:KAA_shreg_debouncer_comp|data_out"
    Critical Warning (308012): Node  "Buff_controller:Buff_controller_comp|KAA_edge_dtct:DE_Fedge_detect|edge_detector"

Проверял в Quartus 13.1 Web Edition, Quartus 15.0 Web Edition, Quartus Prime 17.1 Lite Edition. Все они ругаются на одно и тоже.
Либо у меня крыша едет и я действительно в упор ошибку не вижу. Либо это врет "Design assistant".
Прикладываю полностью весь модуль, который вызывает параною у "Design assistant".
Верхний уровень проекта - SCALER
Имя модуля в котором обнаруживаются "ложные" клоковые домены - Buff_controller.

 SCALER.zip ( 9 мегабайт ) Кол-во скачиваний: 17

[Marat Zuev]

При синтезировании прошивки я столкнулся с тем, что в Quartus "Design assistant" ругается на неправильную передачу сигналов между клоковыми доменами.

Ещё компилятор ругается на отсутствие sdc - Вы его забыли приложить?
И, раз Вы говорите об отсутствии в проекте разных тактовых доменов: покажите, в каком файле отчёта видно, что на все триггеры проекта заведена одна и та же глобальная частота?

[Flip-fl0p]

Ещё компилятор ругается на отсутствие sdc - Вы его забыли приложить?
И, раз Вы говорите об отсутствии в проекте разных тактовых доменов: покажите, в каком файле отчёта видно, что на все триггеры проекта заведена одна и та же глобальная частота?

SDC забыл приложить. Но даже с ним проблема не уходит.
Доменов у меня 2. Домен с частотой pixel_clk и домен с частотой rdclk_FIFO (домен SDRAM)
Quartus по неизвестной мне причине считает, что у меня сигналы, которые я привел в первом сообщении, работают в разных клоковых доменах. Но это не так. Со вторым клоковом доменом работает только DCFIFO. И есть подозрение что именно в том, что Quarus находит "ложные" клоковые домены кроется причина в сбоях, проявляющаяся в мерцании изображения на экране монитора, куда я вывожу данные.

Вот структура проекта. Тут ясно видно, что все сигналы модуля Buff_controller работают в одном домене...