реклама на сайте
подробности

 
 
> Переброс программой " свапированных" цепей в "многогейтовом" символе, Переброс программой " свапированных" цепей из одного гейта в д
Notka
сообщение Jun 5 2018, 12:56
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 24
Регистрация: 10-04-08
Пользователь №: 36 660



Здравствуйте!
Прошу прощения, если подобная тема уже существовала и я не смогла её найти...
Проблема вот в чем: при swap/перепиновке цепей Cadence в схематике оставляет цепь на том же месте где она была изначально, а меняет номер пина/название цепи в в символе. Если это одногейтовый компонент - проблем нет. Если это компонент из нескольких гейтов, но перепиновка разрешена только в пределах гейта - тоже нет проблем. Проблема возникает когда компонент из нескольких гейтов и перепиновка разрешена и между гейтами тоже ( например между банками в ПЛИС, где, как правило один гейт - это один банк), в этом случае пины перемешаются между банками, что на мой взгляд напрочь уничтожит правило один гейт - один банк, и значительно усложнит работу с такой схемой. crying.gif Поделитесь, пожалуйста, опытом решения данной проблемы...
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Uree
сообщение Jun 7 2018, 13:29
Сообщение #2


Знающий
******

Группа: Свой
Сообщений: 5 223
Регистрация: 25-04-05
Из: Z. Gora
Пользователь №: 4 480



Не знаю, что именно у вас проектируется, но задать правильно свап одного интерфейса ДДР3 разделенного на 2-3 банка с разделением на адреса/данные(отдельно каждая байт-группа)/остальные сигналы, причем так, чтобы если не-ДДР, то можно было свапить любой пин с любым... Хотелось бы увидеть реализацию.
Go to the top of the page
 
+Quote Post
Notka
сообщение Jun 8 2018, 10:47
Сообщение #3


Участник
*

Группа: Участник
Сообщений: 24
Регистрация: 10-04-08
Пользователь №: 36 660



Цитата(Uree @ Jun 7 2018, 17:29) *
Не знаю, что именно у вас проектируется, но задать правильно свап одного интерфейса ДДР3 разделенного на 2-3 банка с разделением на адреса/данные(отдельно каждая байт-группа)/остальные сигналы, причем так, чтобы если не-ДДР, то можно было свапить любой пин с любым... Хотелось бы увидеть реализацию.


Трассировку DDR я привела в пример, когда говорила об удобстве свапа в рсв, а не в схематике. Конечно, перепиновка DDR допустима только в своем банке и именно с таким разделением, как Вы пишите. Обычно между банками FPGA приходится перекидывать статические веревки, и сейчас утешает только то, что их обычно немного и количество возможных банков ограничено. Картинки "чудесного" свапа с такими веревками на FPGA у меня сейчас нет, но есть разъем в котором каждый рад - отдельный гейт в символе и допускалась перепиновка между некоторыми рядами. Что в итоге получилось на схеме видно на картинке.

Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 27th July 2025 - 02:50
Рейтинг@Mail.ru


Страница сгенерированна за 0.01397 секунд с 7
ELECTRONIX ©2004-2016