Стандарты разработки на Verilog/SystemVerilog, Кто какие знает/кто какие использует Опции

[flammmable]

Есть ли какое-то подобие MISRA-C, но только для Verilog?
Пока нашел стандарт разработки от Freescale.
Вообще, есть ли у вас корпоративные/личные правила разработки? Какие вы ставите префиксы у названий переменных регистров и цепей? Предпочитаете camelCase или under_score? Как размещаете состояния FSM внутри always? Предпочитаете FSM с одним или с двумя always? И т.д.

[x736C]

Обсуждалось на форуме. Выкладывались разные стандарты. Поищите.

Пока нашел стандарт разработки от Freescale.

Взял его за основу, добавив что-то из других.

Вообще, есть ли у вас корпоративные/личные правила разработки?

Полагаю, что у любого разработчика или команды такое есть или к этому стремятся.

Какие вы ставите префиксы у названий переменных регистров и цепей?

Возьмите из стандартов. _b или _n, например, используется для обозначения цепи, несущей отрицательный логический сигнал. _ff — триггер. _in, _out или _i, _o, _reg, _ctr, _en, _rx, _tx, _rdy, _tmp и другие сообразно вашей фантазии.

Предпочитаете camelCase или under_score?

Когда-то пытался писать в стиле camelCase, но быстро отказался от этого. Читаемость, имхо, намного хуже при сомнительно экономии (экономии чего, даже непонятно).

Как размещаете состояния FSM внутри always? Предпочитаете FSM с одним или с двумя always? И т.д.

Отдельным блоком сигналы с префиксом start_ или подобным по смыслу.
И отдельным блоком always сам АКС.

В сети существует много стандартов и рекомендаций от Freescale, Cisco, Altera, Xilinx, Opencores и так далее. Был даже стандарт от нашего разработчика на местном wiki что ли. Что-то такое помнится.
От них стоит отталкиваться, на мой взгляд.