реклама на сайте
подробности

 
 
> параметры IP-корки, определение параметров IP на vhdl
Anton1990
сообщение Jul 2 2018, 14:53
Сообщение #1


Частый гость
**

Группа: Участник
Сообщений: 155
Регистрация: 26-04-12
Пользователь №: 71 584



Все добрый день.
Есть IP корка (например, комплексный умножитель). Как в программе на VHDL определить параметры этой корки, а именно, разрядность входных-выходных данных, задержка в тактах.
И еще.
Все наверное знают что можно использовать компонент с помощью конструкции:
inst: entity work.Мой_компонент port map(....);
без предварительного объяевления этого компонента. Вопрос: а можно ли таким же образом использовать компоненты IP?
Заранее спасибо за ответы.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
RobFPGA
сообщение Jul 2 2018, 15:30
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!
Цитата(Anton1990 @ Jul 2 2018, 17:53) *
Все добрый день.
Есть IP корка (например, комплексный умножитель). Как в программе на VHDL определить параметры этой корки, а именно, разрядность входных-выходных
...
Было бы неплохо уточнить в каком виде и в каком IDE есть эти корки?
Корки они ведь разные бывают wink.gif - есть как камень - в виде скомпилированных netlist. Их не угрызть и ничего не поменять.
Есть просто черствые - для смены параметров надо размачивать запускать скрипт/corogen для генерации новой.
Ну и свежие вкусняшки в исходниках (правда очень часто плесневелые криптованные) - их можно использовать в RTL как обычные модули задавая параметры через generic.

Удачи! Rob.

Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 22:34
Рейтинг@Mail.ru


Страница сгенерированна за 0.01377 секунд с 7
ELECTRONIX ©2004-2016