Входы/выходы только для симуляции в verilog/system verilog, Возможно ли? Опции

[flammmable]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Сообщение отредактировал flammmable - Jul 3 2018, 08:38

[iosifk]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Да без проблем.
Делаете параметр - "дебаг-релиз = "да-нет""...
И еще две группы параметров, одну только для "дебага", другую - для "релиза". Для дебага на эти выходы подаете сигналы, нужные для симуляции.
А для "релиза" - подаете 0 или 1. И при компеляции эти сигналы будут автоматически проигнарированы...