Входы/выходы только для симуляции в verilog/system verilog, Возможно ли? Опции

[flammmable]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Сообщение отредактировал flammmable - Jul 3 2018, 08:38

[alexadmin]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Если речь про модуль верхнего уровня,то лучше использовать `ifdef - чтобы эти порты совсем не виделись средством синтеза.

module aaa(
`ifdef SIM
input sim_signal,
`endif
...
);

`ifndef SIM
wire sim_signal = 1'b0,
`endif

переменную SIM определяете в настройках симулятора.