Входы/выходы только для симуляции в verilog/system verilog, Возможно ли? Опции

[flammmable]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Сообщение отредактировал flammmable - Jul 3 2018, 08:38

[alexadmin]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Если речь про модуль верхнего уровня,то лучше использовать `ifdef - чтобы эти порты совсем не виделись средством синтеза.

module aaa(
`ifdef SIM
input sim_signal,
`endif
...
);

`ifndef SIM
wire sim_signal = 1'b0,
`endif

переменную SIM определяете в настройках симулятора.

[flammmable]

переменную SIM определяете в настройках симулятора.

Большое спасибо. Могли бы вы рассказать, где и как делается настройка переменных ModelSim-Altera в Quartus?

Либо так
/* synopsys translate_off */
`define SIMULATOR
/* synopsys translate_on */

Искал как задать/настроить define в ModelSim-Altera/Quartus по словам "quartus altera modelsim variable settings define ifdef" и их комбинациям - не нашел решения.
Сделал, как вы советовали - работает. Спасибо, буду делать так. Хотя данные выражения звучат как заклинание.

Сообщение отредактировал flammmable - Jul 4 2018, 12:38