реклама на сайте
подробности

 
 
> что использовать для описания pll - create_generaned_clock или derive_pll_clocks?
S_Hawk
сообщение Jul 7 2018, 10:33
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 30
Регистрация: 3-06-08
Пользователь №: 38 035



(после прочтения "Synopsys Design Constraint — язык задания временных ограничений на примере Altera TimeQuest. Часть 2" вопрос возник)

Развейте, плиз, мои сомнения:

Если выход PLL в .sdc-файле описать через

create_generated_clock -name clk2 -source [get_ports {iclk}] [get_pins {plllaltpll_componentlauto_generated|plniclk[0]}]

, то при трассировке путей временной анализатор в пути нового клока не учтет задержку от входа исходного клока iclk до входа PLL и, тем самым будет вносить ошибку в расчет времянок?
В отличие от использования derive_pll_clocks, который сгенерирует строку:

create_generated_clock -source {plllaltpll_componentlauto_ generated|pll1linclk[0]} -name {plllaltpll_componentlauto_generated|pll1lclk[0]} {plllaltpll_ componentlauto_generated|pll1lclk[0]}

и в этой строке, по идее, должна быть учтена задержка между iclk и входом PLL?

Или я что-то неправильно понимаю?
Т.е. вопрос, конечно, не в выборе команд, а правильности указания в create_generated_clock порта iclk вместо выхода PLL


Сообщение отредактировал S_Hawk - Jul 7 2018, 14:09
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
dxp
сообщение Jul 8 2018, 11:02
Сообщение #2


Adept
******

Группа: Свой
Сообщений: 3 469
Регистрация: 6-12-04
Из: Novosibirsk
Пользователь №: 1 343



Задержка от входного пина до PLL не влияет на расчёт задержек по сгенерированному клоку, т.к. входной клок PLL и её выходные клоки - разные сигналы, разделённые изрядным набором разнообразных устройств (делители, фазовый детектор, ГУН и т.д.). Исключением является случай, когда PLL включена в режиме компенсации задержки - тут задержка учитывается для внесения правильного фазового сдвига (для компенсации), этот режим нужен для Source-Synchronous Input.

Разница между crezte_generated_clock и derive_pll_clocks состоит в том, что во втором случае генерируется весь набор create_generated_clock автоматом. Это исключает ошибки, когда поменяли параметры PLL и забыли откоррктировать констрейны. Недостатком derive_pll_clocks являются длинные и неудобные (уродливые) имена сгенерированных клоков. При ручном описании имена можно сделать такими, какие нравятся. Это единственное преимущество этого подхода.


--------------------
«Отыщи всему начало, и ты многое поймёшь» К. Прутков
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 30th June 2025 - 21:22
Рейтинг@Mail.ru


Страница сгенерированна за 0.01369 секунд с 7
ELECTRONIX ©2004-2016