Входы/выходы только для симуляции в verilog/system verilog, Возможно ли? Опции

[flammmable]

Возможно ли в verilog обозначить часть входов/выходов модуля только для симуляции? Что бы можно было один и тот же проект (не внося изменений) запустить как на симуляцию так и на сборку прошивки.

Сообщение отредактировал flammmable - Jul 3 2018, 08:38

[dxp]

Да, у каждого свои макросы. Поэтому вариант с

//synopsys translate_off
`define SIMULATOR
//synopsys translate_on

выглядит привлекательнее, этот вариант завязан на синтез, и, насколько знаю, все современные FPGA (и скорее всего не только FPGA) синтезаторы его понимают. Макросы симуляторов рулят, когда надо более тонко учесть особенности конкретного симулятора.