ModelSim-Altera ругается на одинаковые имена в разных struct, А именно на названия констант в перечислимых типах. Опции

[flammmable]

Сделал в одном модуле несколько структур (struct) с разными именами. Внутри каждой структуры есть перечислимый тип (состояния конечного автомата). Ну и у каждой структуры есть состояние автомата IDLE. Сам Quartus собирает проект без ошибок. Но ModelSim-Altera говорит Enum literal name 'IDLE' already exists..

"Очищенный" пример:

Code.sv

Код

`timescale 1 ns/ 1 ns
module test013_LITERAL (
    input  A,
    input  B,
    output C
);
    struct{enum{IDLE,
                SOME_STAGE_1} FSM;
             logic some_register;
            } first_machine;
    struct{enum{IDLE,
                SOME_STAGE_2} FSM;
             logic some_register;
            } second_machine;            
    assign C = A ^ B;    
endmodule

testbench.vt

Код

`timescale 1 ns/ 1 ns
module testbench();
    reg test_A;
    reg test_B;
    wire test_C;
    test013_LITERAL DUT (.A(test_A),
                         .B(test_B),
                         .C(test_C));
    initial begin    
        #100
            test_A = 0;
            test_B = 0;
        #100
            test_A = 1;
            test_B = 0;    
        #100
            test_A = 0;
            test_B = 1;        
        #100
            test_A = 1;
            test_B = 1;    
    end    
endmodule

Что я делаю не так?

[flammmable]

Спасибо за комментарии. Кое-что удалось выяснить.

1. Зачем вся эта тема нужна?
Вот пара примеров группировки атрибутов (при помощи модуля и при помощи структуры):

Модуль:

Код

module test013_LITERAL (
    output some_output
);
    logic reg_C;

    logic reg_A_for_submodul;//первое упоминание reg_A
    logic reg_B_for_submodul;
    logic reg_C_for_submodul;//придумать уникальное название во избежание пересечения имен
    
    submodul(.reg_A(reg_A_for_submodul),//второе и третье упоминание reg_A
             .reg_B(reg_B_for_submodul),
             .reg_C(reg_C_for_submodul));
    
    assign some_output = reg_C_for_submodul;    
endmodule


module submodul(
    input reg_A,//четвертое упоминание reg_A
    input reg_B,
    output reg_C
);
endmodule

Структура:

Код

module test013_LITERAL (
    output some_output
);
    logic reg_C;

    struct{logic reg_A;    //только одно упоминание reg_A
            logic reg_B;
            logic reg_C;//можно не опасаться пересечения имен
            } struct_example;

    assign some_output = struct_example.reg_C;    
endmodule

Вам как было бы удобней производить группировку?

2. Вопрос веры
Некоторые полагают, что элементы enum не вызвать через точку. Другие полагают, что можно, но синтаксис SystemVerilog таков, что вынесет элементы enum во внешнюю область видимости.

Рабочий пример:

Код

module test013_LITERAL (
    output [3:0]first_literal,
    output [3:0]second_literal
);

struct{enum{SOME_LITERAL_0_FIRST,
            SOME_LITERAL_1_FIRST,
            IDLE,
            SOME_LITERAL_3_FIRST,
            SOME_LITERAL_4_FIRST} enum_reg;
        } first_struct;

struct{enum{SOME_LITERAL_0_SECOND,
            SOME_LITERAL_1_SECOND,
            SOME_LITERAL_2_SECOND,
            IDLE,
            SOME_LITERAL_4_SECOND} enum_reg;
        } second_struct;

assign first_literal     = first_struct.IDLE;
assign second_literal    = second_struct.IDLE;

endmodule

Результаты компиляции на Quartus Prime 17.1.0 для MAX-10 10M02SCE144C8G:
Info (293000): Quartus Prime Full Compilation was successful. 0 errors, 32 warnings
Результат работы прошивки на лампочках демоплаты (линейка из восьми светодиодов): 0010 0011

3. Кто что говорит.
Altera-forum - молчит.
Verification Academy от Mentor - молчит.
StackOverflow - говорит, что на одном из трех симуляторов мой код заработал. Так же там ссылаются на раздел 23.9 стандарта IEEE 1800-2017 и утверждают, что struct не создает scope (пффф, а зачем он тогда вообще нужен?), но проверить это утверждение пока не представляется возможным ввиду отсутствия у меня IEEE 1800-2017.
Мы продолжаем следить за событиями.

[RobFPGA]

Приветствую!

Вот пара примеров группировки атрибутов (при помощи модуля и при помощи структуры):
...
Вам как было бы удобней производить группировку?

Простите не уловил что тут хотелось бы увидет? Какую задачу должна решать эта гуппировка? Я пытаюсь давать имена портам и сигналам чтобы хоть как то отображать их функционал. Ну и приведеные примеры функционально разные.
Мне ни кто не мешает делать так

Код

...
logic sig_AAA, sig_BBB;
   submodul i_sub (
      .reg_A(sig_AAA),
      .reg_B(sig_BBB),
      .reg_C(some_output)
   );

В свою очередь хотелось бы от Вас услышать как в таком случае будете выкручиватся вместе с Qu?

Код

struct{
  enum {IDLE=1, SOME_LITERAL_1_FIRST, SOME_LITERAL_2_FIRST} enum1_reg;
  enum {IDLE=2, SOME_LITERAL_1_SECOND, SOME_LITERAL_2_SECOND} enum2_reg;
} first_and_second_struct;
assign some_litera = first_and_second_struct.IDLE;
...

Удачи! Rob.

P.S.
Ну и для прикола - если уж так хочется в одном модуле иметь геморой одинаковые элементы в разных enum то есть способ

Код

module test2 (input  int A, output int B,C);

generate begin : gg
    begin : g_fsm1
      enum {IDLE=3, SOME_STAGE_2} FSM;
    end
    begin : g_fsm2
      enum {IDLE=4, SOME_STAGE_2} FSM;
    end
    ...
end
endgenerate

assign B = gg.g_fsm1.IDLE;
assign C = gg.g_fsm2.IDLE;

endmodule

Только нафиг такая групировка нужна? этж скооко писанины лишней Да и проверять сложно если где ошибся.

[flammmable]

Простите не уловил что тут хотелось бы увидеть?

Хотелось бы увидеть нормальную группировку атрибутов сущности. Хотелось бы увидеть как атрибут сущности объявляется один раз (а не один раз во внешнем модуле, один раз во внутреннем модуле и еще два раза его имя нужно написать при подключении этого модуля).

Какую задачу должна решать эта группировка?

А какую задачу решает конструкция struct?

В свою очередь хотелось бы от Вас услышать как в таком случае будете выкручиватся вместе с Qu?

Код

struct{
  enum {IDLE=1, SOME_LITERAL_1_FIRST, SOME_LITERAL_2_FIRST} enum1_reg;
  enum {IDLE=2, SOME_LITERAL_1_SECOND, SOME_LITERAL_2_SECOND} enum2_reg;
} first_and_second_struct;
assign some_litera = first_and_second_struct.IDLE;
...

Никак. Данный пример не соберется ни в Квартусе, ни в МоделСиме. Заглавный же пост о том, что один и тот же код одной системой считается верным, а другой системой - ошибочным. О том, что интерпретация инженерами Ментора стандарта SystemVerilog обессмысливает одну синтаксическую конструкцию. И о том, как бы побороть это зло.

[RobFPGA]

Приветствую!

Хотелось бы увидеть нормальную группировку атрибутов сущности. Хотелось бы увидеть как атрибут сущности объявляется один раз (а не один раз во внешнем модуле, один раз во внутреннем модуле и еще два раза его имя нужно написать при подключении этого модуля).

Тю и всего то ...

Код

package fsm1_pq;
  typedef enum {IDLE=1, SOME_STAGE_1} e_FSM_t;
  typedef struct packed {
      logic some_register;
      e_FSM_t  cur_fsm;
  } st_FSM_t;
endpackage

package fsm2_pq;
  typedef enum {IDLE=2, SOME_STAGE_1} e_FSM_t;
  typedef struct packed {
      logic some_register;
      e_FSM_t  cur_fsm;
  } st_FSM_t;
endpackage

import fsm1_pq::*;
module test (input st_FSM_t A, output int B,C);
st_FSM_t fsm1;
fsm2_pq::st_FSM_t fsm2;

  assign fsm1.cur_fsm = (A.cur_fsm==fsm1_pq::e_FSM_t'(fsm2_pq::IDLE)) ? IDLE : fsm1_pq::e_FSM_t'(int'(IDLE)+1); //;)
  assign fsm2.cur_fsm = fsm2_pq::IDLE;

endmodule

Никак. Данный пример не соберется ни в Квартусе, ни в МоделСиме. Заглавный же пост о том, что один и тот же код одной системой считается верным, а другой системой - ошибочным. О том, что интерпретация инженерами Ментора стандарта SystemVerilog обессмысливает одну синтаксическую конструкцию. И о том, как бы побороть это зло.

Тогда это скорее Qu чудит - так как один и тот же синтаксис то синтезирует то нет.
Удачи! Rob.

[flammmable]

Тогда это скорее Qu чудит - так как один и тот же синтаксис то синтезирует то нет.

Не, Qu не синтезирует ваш пример. И ModelSim не синтезирует ваш пример. Вообще, я не очень понимаю зачем и к чему вы его написали. Пример из первого поста Qu синтезирует стабильно, так же стабильно его не синтезирует ModelSim

Сообщение отредактировал flammmable - Jul 12 2018, 15:41

[RobFPGA]

Приветствую!

Не, Qu не синтезирует ваш пример. И ModelSim не синтезирует ваш пример. Вообще, я не очень понимаю зачем и к чему вы его написали. Пример из первого поста Qu синтезирует стабильно, так же стабильно его не синтезирует ModelSim

Затем что с точки зрения синтаксиса пример #1 поста и мой одинаков! Поэтому есть неоднозначность синтеза в Qu и стабильное поведения в ModelSim. IMHO первое хуже второго.

Удачи! Rob.