Как правильно затактировать весь проект при иголке на входном клоке?, Spartan6 - DCM? Reset? Опции

[_4afc_]

Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?

[MegaVolt]

Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?

Большой вопрос что это за генератор такой с иголками.

Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Если понижать частоту нельзя то да pll-ка должна спасти. Плюс у неё есть выход годности частоты. И если частота не годная то этим же сигналом можно всё и сбросить.

[_4afc_]

Большой вопрос что это за генератор такой с иголками.

Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...

Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Делитель не спасёт. Т.к. он может выдать импульс короче, чем то время на которое расчитан проект.

DCM это не волшебная пилюля от все болячек клока! Он не спасает от иголок, одиночных сбоев и при изменении частоты на входе. Это не PLL!. К тому же вывод lock может и не падать если на входе прошла иголка по клоку или период поплыл, особенно в DCM старых семейств Xilinx.
Поэтому желательно добивается чистоты клока на входе - ставить внешний clok cleaner на базе PLL. Или использовать внутренную PLL - если качества входного клока будет достаточно для ее надежной работы.

Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.

Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?

На входе !!обязательно!! нужно поставить DCM.

Если вы так категоричны - должна быть апликуха от Xilinx в которой это написано красными английскими буквами. Я бы такую почитал.

[RobFPGA]

Приветствую!

Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...

Если генератор стоит рядом с FPGА и такое случится то тут ресетом не отделаешся.

Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.
Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?

DCM это по сути цепочка управляемых напряжением элементов задержки. Схема управления подстраивает задержку так чтобы на длинну цепочки (обычно 256 элементов) приходился один период входной частоты. Поэтому что на вход DCM придет то от туда же и выйдет но с задержкой. PLL же имеет в своем составе VCO генератор и (или почти) реально чистит входной клок.
Тут каша какая то (что и куда добавляется?) - стабильность частоты задается только кварцевым генератором - а вот другие параметры могут быть улучшены (или хотя бы не испорченны при доставке) применением сlock сleaner на базе PLL.
Ну а использовать клок получаемый в/через FPGA для тактирования внешних АЦП,ЦАП, ... это общем то нехорошая идея.

Удачи! Rob.