реклама на сайте
подробности

 
 
> Как правильно затактировать весь проект при иголке на входном клоке?, Spartan6 - DCM? Reset?
_4afc_
сообщение Jul 11 2018, 12:49
Сообщение #1


Профессионал
*****

Группа: Свой
Сообщений: 1 262
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
MegaVolt
сообщение Jul 11 2018, 12:52
Сообщение #2


Знающий
****

Группа: Свой
Сообщений: 779
Регистрация: 3-01-05
Из: Минск
Пользователь №: 1 783



Цитата(_4afc_ @ Jul 11 2018, 15:49) *
Есть проект где входной клок тактирует все триггеры Spartan6.

Боюсь, что при иголке от генератора - одни триггеры защёлкнуться, а другие - нет.

Существует какой-то способ почистить входной клок? Может его через DCM пропустить?

Можно ли при сбое клока - сбросить весь проект?
Большой вопрос что это за генератор такой с иголками.

Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Если понижать частоту нельзя то да pll-ка должна спасти. Плюс у неё есть выход годности частоты. И если частота не годная то этим же сигналом можно всё и сбросить.
Go to the top of the page
 
+Quote Post
_4afc_
сообщение Jul 13 2018, 14:10
Сообщение #3


Профессионал
*****

Группа: Свой
Сообщений: 1 262
Регистрация: 13-10-05
Из: Санкт-Петербург
Пользователь №: 9 565



Цитата(MegaVolt @ Jul 11 2018, 16:52) *
Большой вопрос что это за генератор такой с иголками.

Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...

Цитата(MegaVolt @ Jul 11 2018, 16:52) *
Но если хочется защититься то тогда обычный делитель на 2. С выхода которого и брать клок.

Делитель не спасёт. Т.к. он может выдать импульс короче, чем то время на которое расчитан проект.

Цитата(RobFPGA @ Jul 13 2018, 10:19) *
DCM это не волшебная пилюля от все болячек клока! Он не спасает от иголок, одиночных сбоев и при изменении частоты на входе. Это не PLL!. К тому же вывод lock может и не падать если на входе прошла иголка по клоку или период поплыл, особенно в DCM старых семейств Xilinx.
Поэтому желательно добивается чистоты клока на входе - ставить внешний clok cleaner на базе PLL. Или использовать внутренную PLL - если качества входного клока будет достаточно для ее надежной работы.

Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.

Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?

Цитата(Dmitriyspb @ Jul 13 2018, 09:47) *
На входе !!обязательно!! нужно поставить DCM.

Если вы так категоричны - должна быть апликуха от Xilinx в которой это написано красными английскими буквами. Я бы такую почитал.

Go to the top of the page
 
+Quote Post
RobFPGA
сообщение Jul 13 2018, 14:43
Сообщение #4


Профессионал
*****

Группа: Свой
Сообщений: 1 214
Регистрация: 23-12-04
Пользователь №: 1 643



Приветствую!

Цитата(_4afc_ @ Jul 13 2018, 17:10) *
Дую на воду. Пытаюсь повысить надёжность проектов при разных условиях.
Может электромагнитная помеха пройти по клоку или питание на генераторе скакнёт...
Если генератор стоит рядом с FPGА и такое случится то тут ресетом не отделаешся.

Цитата(_4afc_ @ Jul 13 2018, 17:10) *
Что-то почитав доки я так и не понял в Spartan6 PLL и DCM построены на разных принципах или нет и чистит ли кто-то из них реально клок.
Также интересно ухудшит ли добавление PLL стабильность клока от кварцевого генератора, в приложениях где есть ЦАП, АЦП или модуляторы..?
DCM это по сути цепочка управляемых напряжением элементов задержки. Схема управления подстраивает задержку так чтобы на длинну цепочки (обычно 256 элементов) приходился один период входной частоты. Поэтому что на вход DCM придет то от туда же и выйдет но с задержкой. PLL же имеет в своем составе VCO генератор и (или почти) реально чистит входной клок.
Тут каша какая то (что и куда добавляется?) - стабильность частоты задается только кварцевым генератором - а вот другие параметры могут быть улучшены (или хотя бы не испорченны при доставке) применением сlock сleaner на базе PLL.
Ну а использовать клок получаемый в/через FPGA для тактирования внешних АЦП,ЦАП, ... это общем то нехорошая идея.

Удачи! Rob.
Go to the top of the page
 
+Quote Post
TRILLER
сообщение Jul 16 2018, 12:24
Сообщение #5


Частый гость
**

Группа: Свой
Сообщений: 180
Регистрация: 17-02-09
Из: Санкт-Петербург
Пользователь №: 45 001



Цитата(RobFPGA @ Jul 13 2018, 17:43) *
PLL же имеет в своем составе VCO генератор и (или почти) реально чистит входной клок.

Уже много раз слышал подобные высказывания. Возможно, когда-то давно так и было, что ПЛЛ в плис чистил входной клок. Или он как-то исправляет ситуацию при грубых ошибках в разводке. Однако я ни разу не видел, чтобы клок после плл в плис был лучше, чем входной при правильной схемотехнике. Проверял не один раз! Поэтому, если плата сделана проверенным квалифицированным железячником, то я категорически против применения встроенных плл без прямой на то необходимости.
К тому же, как уже говорилось, на лок ПЛЛ нельзя всерьёз полагаться, особенно в старых семействах. Лично наблюдал, как лок держался и клок генерировался(при этом плыл) из PLL даже после снятия референса, цепляясь непонятно за что. На мой взгляд, самый лучший вариант, это 2 независимых опорных клока, на которых живёт логика типа вотчдога, иоделэев, глобальных сбросов и т.д. В то же время они обеспечивают перекрёстный(количественный) контроль друг друга и смотрят локи ПЛЛлек, которые от них питаются.
С генерированием клока для ЦАП/АЦП/приёмо-передатчиков та же история.
Из-за ошибки в схеме пришлось как-то с плис подавать референс на вход рокетов, соединяя десятки плат одновременно. Выходило так, что когда соединяешь 2 и на столе - вроде бы работает, однако в стойке при штатном включении множества плат добиться стабильной работы так и не удалось. В общем, это не тот путь sm.gif
Go to the top of the page
 
+Quote Post

Сообщений в этой теме
- _4afc_   Как правильно затактировать весь проект при иголке на входном клоке?   Jul 11 2018, 12:49
|- - Bad0512   Цитата(MegaVolt @ Jul 11 2018, 19:52) Но ...   Jul 13 2018, 05:17
||- - MegaVolt   Цитата(Bad0512 @ Jul 13 2018, 08:17) Сове...   Jul 13 2018, 07:54
||- - Dmitriyspb   =)   Jul 13 2018, 09:40
||- - Tpeck   Цитата(MegaVolt @ Jul 13 2018, 10:54) С к...   Jul 13 2018, 12:31
||- - MegaVolt   Цитата(Tpeck @ Jul 13 2018, 15:31) Про та...   Jul 13 2018, 12:40
|- - Dmitriyspb   Цитата(_4afc_ @ Jul 13 2018, 17:10) Если ...   Jul 16 2018, 09:51
- - iosifk   Цитата(_4afc_ @ Jul 11 2018, 15:49) Может...   Jul 11 2018, 13:02
- - Dmitriyspb   Цитата(_4afc_ @ Jul 11 2018, 15:49) Есть ...   Jul 13 2018, 05:47
- - RobFPGA   Приветствую! DCM это не волшебная пилюля от в...   Jul 13 2018, 06:19
- - Tpeck   Цитата(_4afc_ @ Jul 11 2018, 15:49) Боюсь...   Jul 13 2018, 07:38
- - Caruso   Цитата(RobFPGA @ Jul 13 2018, 17:43) Ну а...   Jul 16 2018, 10:06
- - MegaVolt   Цитата(Caruso @ Jul 16 2018, 13:06) Почем...   Jul 16 2018, 10:33
- - _4afc_   Цитата(MegaVolt @ Jul 16 2018, 13:33) Джи...   Jul 17 2018, 20:32
- - MegaVolt   Цитата(_4afc_ @ Jul 17 2018, 23:32) Я как...   Jul 18 2018, 08:16


Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 31st July 2025 - 03:41
Рейтинг@Mail.ru


Страница сгенерированна за 0.01395 секунд с 7
ELECTRONIX ©2004-2016