Ошибка компиляции в Vivado 2016.4, Непонятная ошибка в проекте Опции

[Anton1990]

Всем привет.
Проект в Vivado 2016.4
Кристалл Kintex Ultrascale xcku035-ffva1156-2-e.

Изначально проект компилировался и успешно работал.
По мере развития проекта добавил модуль (точно без ошибок и правильно работающий) довольно тяжеловесный.
Проект при генерации файла прошивки вылетел с ошибками и критическими варнингами.
5 critical warnings
[Route 35-54] Net: Zaltys_SVN_inst/zaltys_hdrm_demod_toplevel_inst/tim/tim_top/zaltys_hdrm_demod_tim_tint_u/cbPLFRAME_reg[15]_BUFG is not completely routed.
[Route 35-54] Net: Zaltys_SVN_inst/zaltys_hdrm_demod_toplevel_inst/tim/tim_top/zaltys_hdrm_demod_tim_tint_u/cbPLFRAME_reg[15]_BUFG is not completely routed.
[Route 35-8] Design has 3 unrouted pins, that are still reachable.
[Route 35-1] Design is not completely routed. There is 1 net that is not completely routed.
[Timing 38-282] The design failed to meet the timing requirements. Please see the timing summary report for details on the timing violations.

write bitstream (2 errors)
[DRC 23-20] Rule violation (RTSTAT-2) Partially routed net - 1 net(s) are partially routed. The problem bus(es) and/or net(s) are Zaltys_SVN_inst/zaltys_hdrm_demod_toplevel_inst/tim/tim_top/zaltys_hdrm_demod_tim_tint_u/cbPLFRAME_reg[15]_BUFG.
[Vivado 12-1345] Error(s) found during DRC. Bitgen not run.

Сути ошибки совершенно не понял. Более того сигнал Zaltys_SVN_inst/zaltys_hdrm_demod_toplevel_inst/tim/tim_top/zaltys_hdrm_demod_tim_tint_u/cbPLFRAME_reg[15]_BUFG в исходнике модуля
Zaltys_SVN_inst/zaltys_hdrm_demod_toplevel_inst/tim/tim_top/zaltys_hdrm_demod_tim_tint_u отсутствует. Сигнал cbPLFRAME - это вообще внутренний сигнал совершенно другого модуля, к которому раньше претензий никаких небыло. В общем какая-то чертовщина.
Если кто с подобным сталкивался или лучше меня понимает суть возникшей ошибки подтолкните в направлении ее решения. Заранее спасибо за ответ. Также привожу отчет после имплементации по ресурсам (если это имеет значение).
Post implementation
LUT 75103 203128 36.973236
LUTRAM 9457 112800 8.383865
FF 64777 406256 15.944873
BRAM 129.5 540 23.981482
DSP 64 1700 3.7647057
IO 51 520 9.807693
GT 4 16 25.0
BUFG 11 480 2.2916667
PLL 1 20 5.0
PCIe 1 2 50.0

[RobFPGA]

Приветствую!

Всем привет.
Проект в Vivado 2016.4
Кристалл Kintex Ultrascale xcku035-ffva1156-2-e.
... /cbPLFRAME_reg[15]_BUFG ...

Судя по всему синтезатор пытается прилепить региональный BUFG на выход регистра имеющего большой fanout а потом не может развести так как потребители этого BUFG разбросаны по кристаллу где попало в разных clock region.

Можно попробовать запретить эти вольности при синтезе атрибутом (* dont_touch="true" *) или (* buffer_type="none" *) для этой цепи ну и ручками попробовтаь расфанаутить (* max_fanout=<number> *)

Удачи! Rob.