перевод 2 связанных сигналов с частоты на частоту Опции

[GAYVER]

в голове уже каша, поэтому обращаюсь к коллективному бессознательному.

имеется 2 связанных сигнала (данные-строб). их надо перевести с бОльшей частоты на мЕньшую (кратность примерно 2,6). сначала взял старую проверенную заготовку и вкорячил ее на обе линии. а потом задумался - из-за того что переход в точке 0 затиган - рано или поздно вылезет ситуация, когда произойдет рассинхрон фронтов данных и строба, и на меньшей частоте по стробу защелкнется не то данное. и, собствено, вопрос - как этого избежать?


зы
я мог не точно выразиться - под стробом понимается сигнал валидности данных. грубо говоря WDATA+WVALID с акси

Эскизы прикрепленных изображений

 

[GAYVER]

фифо, конечно, круто, но в 6 спартане его нет... или я что то путаю ))

[RobFPGA]

Приветствую!

фифо, конечно, круто, но в 6 спартане его нет... или я что то путаю ))

Зато там есть немного Block RAM поболее distributed RAM кучка регистров и тучка логики.
Так что можно и не обращать внимание на IP core FIFO.
Удачи! Rob.

[GAYVER]

Приветствую!
Зато там есть немного Block RAM поболее distributed RAM кучка регистров и тучка логики.
Так что можно и не обращать внимание на IP core FIFO.
Удачи! Rob.

если вопрос стоит в том чтобы самому что то городить, то мне будет проще переписать входной блок под одинаковую частоту . это если нет решения на пару строк кода или использование чего-то стандартного...

[RobFPGA]

Приветствую!

если вопрос стоит в том чтобы самому что то городить, то мне будет проще переписать входной блок под одинаковую частоту . это если нет решения на пару строк кода или использование чего-то стандартного...

Ну это Вам виднее что проще. По мне так в асинхронном FIFO нет никакой сложности кроме понимания принципов работы.
Удачи! Rob.