Составное имя сигнала, Запись составного имени сигнала в xdc Опции

[Anton1990]

Всем привет.

Дело происходит в Vivado2018.2
Есть файл верхнего уровня Top.vhdl

signal clk0, clk1 : std_logic; -- используются внутри проекта
В нем прописан ip
clk_wiz: clk_wiz port map (clk_out0 => clk0, clk_out1 => clk1, ....)

В файле ограничений хочу задать констрейны на сигналы clk0, clk1
false_path с clk0 на clk1.
Как записать правильно имена этих сигналов в файле xdc. При указании имен clk0 и clk1 говорит что такие сигналы не найдены.
Заранее спасибо за ответы.

[RobFPGA]

Приветствую!

Всем привет.

Дело происходит в Vivado2018.2
Есть файл верхнего уровня Top.vhdl

signal clk0, clk1 : std_logic; -- используются внутри проекта
В нем прописан ip
clk_wiz: clk_wiz port map (clk_out0 => clk0, clk_out1 => clk1, ....)

В файле ограничений хочу задать констрейны на сигналы clk0, clk1
false_path с clk0 на clk1.
Как записать правильно имена этих сигналов в файле xdc. При указании имен clk0 и clk1 говорит что такие сигналы не найдены.
Заранее спасибо за ответы.

a. поставить на эти сигналы в top атрибут keep.
b. или открыть дизайн после синтеза, и найдя пин источник клока для этих цепей использовать его имя для определения клока
c. или взять сразу имя клока сгенерированного на этом пине.
d. или в xdc сразу узнать имя клока автоматом сгенерированного на требуемом пине

Код

set_clock_groups -name cg_AGEN -asynchronous \
  -group [get_clocks -include_generated_clocks -of [get_pins clk_wiz/inst/mmcm_adv_inst/CLKIN0]]
  ...

e. .. еще 3-4 способа получить желаемое разной степени извращенности.

Удачи! Rob.