HyperLynx DRC Опции

[Frederic]

первое знакомство с HyperLynx DRC Free Edition и ....

Появились вопросы по HLDRC.
В тренинге есть следующие рекомендации (привожу их полностью с указанием ок либо проблема)

• Если есть негативные плейн, запустите
Planes > Generate Negative Planes

Ok

• Выберите закладку View > Display Control > Layer и включите
– Planes
– Plane Data
– Fill/Hatch

Ok

• Дополнительно, слейте перекрывающиеся заливки

Ok

• Дополнительно, назначьте каждому пину уникальное имя

о чём речь ???

• Определите все цепи синхросигнала и их частоты (нужно для правил ЭМИ)

где и как ???

• Определите все цепи земли и питания, включая их напряжение

Ok в CES прописал

• Залейте области металла

Ok

• Определите все последовательные компоненты
– Для конденсаторов, задайте точный номинал

Ok,
отметьте их как последовательные элементы есть требование ???

– Для резисторов, отметьте их как последовательные элементы. Значение сопротивления не используется

Ok

• Включите все атрибуты VALUE если используете маршрут Expedition
или Board Station. Атрибут Value указывает в этих маршрутах на
автоматическое создание моделей для двух пиновых компонентов.

Ok, номинал прописан в свойствах компонента

– Включите диоды только если сигнал подключенный к цепи не является
землей или питанием.

????? не понятно

– Включите индуктивности и ферритовые бусины. Они соединяют цепи.

Т.е отметьте их как последовательные элементы ?

– Включите перемычки и их настройки. Они соединяют цепи.

Т.е отметьте их как последовательные элементы ?

– Включите все программируемые компоненты и их настройки.

??? Не понятно

• Если возможно, обеспечьте моделями для компонентов
платы.
– Хотя DRC можно провести и без моделей компонентов, при
наличии моделей повышается точность анализа

Не понятно


в доках не могу найти инфу по выше указанным действиям.
Самое ближайшее «Preparing the Design to Conduct Signal and Power Integrity Simulations» по сути не много не то.

2. Экспорт из Expedition PCB
Для выдачи проекта из Expedition PCB:
Analysis > Export to HyperLynx DRC <версия>
– Создается файл.cibd

Но при экспорте создается директорий HLDRC в котором лежит файл.cce.cibd (файл для HLDRC), файл.cse (Constraints from Constraint Manager) и файл.cce (Board design files)
в HLDRC необходимо открывать файл.cce.cibd и работать с ним (тем более в тренинге для лабораторных даётся только один файл.cibd и то с урезанным расширением).
Зачем доп.файлы ?

[fill]

• Дополнительно, назначьте каждому пину уникальное имя

о чём речь ???

В ячейке не должно быть пинов с одинаковым номером. Иначе при трансляции произойдет переименование пинов и транслированная топология не будет соответствовать исходной.

• Определите все цепи синхросигнала и их частоты (нужно для правил ЭМИ)

где и как ???

На самом деле здесь определить=выяснить, для дальнейшего применения этих данных в HL DRC

– Включите диоды только если сигнал подключенный к цепи не является
землей или питанием.

????? не понятно

Если диод определить как последовательный элемент, то вся цепь до и после него станет питанием\землей.

• Если возможно, обеспечьте моделями для компонентов
платы.
– Хотя DRC можно провести и без моделей компонентов, при
наличии моделей повышается точность анализа

Не понятно

Если заданы IBIS модели, то HL DRC может из них взять данные о типах пинов и их параметры, а также соответственно и какие цепи являются высокоскоростными\дифф.парами и т.п., в противном случае все задается в ручную в HL DRC.

2. Экспорт из Expedition PCB
Для выдачи проекта из Expedition PCB:
Analysis > Export to HyperLynx DRC <версия>
– Создается файл.cibd

Но при экспорте создается директорий HLDRC в котором лежит файл.cce.cibd (файл для HLDRC), файл.cse (Constraints from Constraint Manager) и файл.cce (Board design files)
в HLDRC необходимо открывать файл.cce.cibd и работать с ним (тем более в тренинге для лабораторных даётся только один файл.cibd и то с урезанным расширением).
Зачем доп.файлы ?

Тренинг был написан давно, с тех пор многое поменялось.
.cce содержит транслированную топологию в общем формате, который читают многие приложения ментора
.cse содержит данные ограничений, которые теперь может читать HL DRC

[Frederic]

На самом деле здесь определить=выяснить, для дальнейшего применения этих данных в HL DRC

т.е. имена синхросигнала и их частоты записать карандашом в блокнот, а не прописать в CES ?

Тренинг был написан давно, с тех пор многое поменялось.
.cce содержит транслированную топологию в общем формате, который читают многие приложения ментора
.cse содержит данные ограничений, которые теперь может читать HL DRC

это понятно, но лучше хоть какой то тренинг, чем ни чего

[fill]

т.е. имена синхросигнала и их частоты записать карандашом в блокнот, а не прописать в CES ?

Для топологического редактора нет принципиальной разницы синхросигнал это или нет. Соответственно и в CES нет разделения на синхросигналы и простые цепи. В принципе можно выделить цепи синхросигнала в отдельный класс и соответственно они будут импортированы в HL DRC как отдельный класс объектов, для которого затем можно формулировать правила применения и атрибуты проверки.

[Frederic]

имею желание проверить импеданс диф.пар

и сразу расхождения с теорией
см картинку 1
слева мой HLDRC Release 6.5.1 Free, справа HLDRC Developer из видео веб. семинара от Orcada

ладно, сделал по другому
в UserObjectList создал лист "Marvell" с классом цепей Diff_100
см картинку 2

в Diff Impedans прописал что проверять
и проверка дает ошибку - Diff Impedans rule setup failet: Can`t find....
см картинку

в чем дело ???

Эскизы прикрепленных изображений

 

[fill]

имею желание проверить импеданс диф.пар

и сразу расхождения с теорией
см картинку 1
слева мой HLDRC Release 6.5.1 Free, справа HLDRC Developer из видео веб. семинара от Orcada

ладно, сделал по другому
в UserObjectList создал лист "Marvell" с классом цепей Diff_100
см картинку 2

в Diff Impedans прописал что проверять
и проверка дает ошибку - Diff Impedans rule setup failet: Can`t find....
см картинку

в чем дело ???

А дифф. пары ты определил?
Список объектов нужно определять только если хочешь отделить одни цепи от других. Если все дифф. пары должны иметь одинаковые параметры, то проверку можно запускать на Whole design, а не на UserObjectList.