PLL от Cyclone 10 LP не моделируется в Modelsim, не выход в состояние locked Опции

[AVR]

Использую Quartus Prime 17.1.0 build 590 + Modelsim Intel FPGA starter edition 10.5b.
Есть пример с PLL, который легко запустить - просто файл sim.bat, только пути поправить:
 test_pll.zip ( 7.06 килобайт ) Кол-во скачиваний: 12

Наблюдается странная проблема:

Делаю резет как положено, на вход 200 МГц, что допустимо, тем более в симуляторе. Locked никогда не поднимается. Что я делаю не так?

Читал о всех возможных причинах неработоспособности PLL при моделировании - отсутствие сброса, инициализации, недостаточная точность модели, но у меня ведь 1ns/1ps и этого достаточно.
Самое интересное, что внутри компонента altlvds_rx встроенный в него PLL работает в модели, а ведь там то же самое altpll.

[Flip-fl0p]

Попробуйте подольше начальный сброс подержать....
Т.е сначала ничего не подаете. Потом подаете сброс, держите какое-то время и снимаете....
У меня только так на моделировании PLL Завелся. Но если есть возможность не моделировать PLL лучше так и делать. Иначе скорость моделирования уменьшается в разы. Фактически быстрее будет отладить автомат управления фазой, и отлаживаться по signal tap, чем ждать результатов моделирования.
Если запустите все-же моделирование PLL учтите, что в прошлых версиях сигнал ответа от PLL phase_done раньше формировался с ошибкой (ошибка только в моделировании, в реальном железе все нормально), исправили ли они в более новых версиях Quartus - не знаю.