Цитата(RobFPGA @ Aug 30 2018, 17:08)
Приветствую!
Могу предположить что клок для этой RAM является локальным а не глобальным - типа полученным от какого-то BUFIO/BUFH - вот и не хватает всей Вашей RAM размазанной по всему кристаллу теплого местечка у этого клока.
Откровенно самокритично
...
Подумать, поменять тип клока ...
Подумать зачем Вам такая размазня на четверть кристалла, поменять тип памяти на BRAM ...
Подумать, ...
Удачи! Rob.
вот я и смотрел что там с клоками не так... пока ничего не насмотрел - все берется с ДСМа, раскидывается через буфг.
взять блочку не получится ввиду ее нехватки.
сегодня еще попробую однопортовую сделать вместо двушки.
самокритично, потомучто кроме расплывчатого направления "смотри клоки" ничего не понятно - куда именно смотреть и почему вообще какие то проблемы с клоком возникли. а с подобным в своей практике ранее не сталкивался, чтобы хоть как то сократить область поисков. потому как каждая неудачная разводка до момента выкидывания репортов крутится часа 2-3... и выкинуть часть проекта не получится - это и так тестовая рыба без основного вычислителя
зы
вспоминается случай с ИСЕ, когда в процессе разводки неправильно собиралась шина
. допустим, есть шина NAME(7:0) и несколько сигналов NAME_1, NAME_5. после разводки шина имела вид:
NAME(7:0)= NAME(7) & NAME(6) & NAME_5 & NAME(4) & NAME(3) & NAME(2) & NAME_1 & NAME(0)
пока я это нашел... пол кристалла облазил ))
вот чую сейчас будет что то подобное...
Распределенная память, Спартан 6
Aug 30 2018, 13:02
Что же Вы там такого намутили? Для уменьшения времени тут надо бы заняться абстрактной живописью в стиле Пикассо в PlanAhead - выделять блоки/модули дизайна и фиксировать их на кристалле. За 2-3 итерации существенно сокращает время сборки. Но кажется мне что это долгое "жжж" неспроста - обычно это показатель не оптимального дизайна с кучей потенциально критичных мест (по ресурсам или времянке).
