Загрузка Kintex Ultrascale, Проблемы с загрузкой Опции

[Anton1990]

Всем привет.

Есть плата с Kintex Uultrascale XCKU115, загружается от другой плис по параллельному интерфейсу в slave режиме. После загрузки проекта выставляется DONE. но иногда получается так что на некоторые выводы не приходит сигнал. Т.е. на самом пине сигнал есть (сигнал с АЦП), а внутри проекта его нет. Данная ситуация происходит спонтанно и закономерности ее появления не видно. Пайка нормальная. Если сигнал все-таки внутри плис виден, то он уже не пропадает. Есть ли какие либо соображения?
И еще: файл проекта генерируемый vivado 2018.2 почему то на 36(могу ошибаться, точно не помню) бит короче чем размер указанный в даташите. Что это? глюки вивадо? Может в xdc нужно что то прописать, а то у меня там только распиновка, стандарты и временные констрейны?
Заранее спасибо за ответы.

[Flood]

Не понимаю, что такое "левая ПЛИС"? В Китае вручную сделана? Ночью сверх плана выпущена?

Понимаю, если коробочка от ПЛИС, а внутри обломки кристалла. Но она же у автора определяется как надо, да еще и стартует.
Остаются два варианта - перемаркировка с плохого спидгрейда на -3 (это вроде ловится через сайт производителя, да и в проекте можно занизить) или битый чип. Но битый чип вряд-ли будет вести себя настолько загадочно. У него или ножка отгорит (что скорее всего мультиметром ловится), или вообще конфигурация не запустится.

Я бы лучше уточнил, что значит "внутри проекта сигнала нет". А что есть вместо него? И в какой момент в проекте этот сигнал смотрится? Сразу на ножке, или после тактирования, стробирования, или чего-то еще?
С аппаратной стороны стоит мультиметром проверить отсутствие экзотики на проблемном пине относительно аналогичных соседей.

Кстати забыл сказать что эта частота стандарта lvds приходит с внешнего разветвителя или с самого АЦП, питание разветвителя и плис 1.8В.

Если это lvds, то на обоих пинах сигнал есть? Терминирование внутреннее или внешнее? Средняя точка на своем месте?

Если не секрет, какой корпус и во сколько обошелся чип?

[Anton1990]

Не понимаю, что такое "левая ПЛИС"? В Китае вручную сделана? Ночью сверх плана выпущена?

Понимаю, если коробочка от ПЛИС, а внутри обломки кристалла. Но она же у автора определяется как надо, да еще и стартует.
Остаются два варианта - перемаркировка с плохого спидгрейда на -3 (это вроде ловится через сайт производителя, да и в проекте можно занизить) или битый чип. Но битый чип вряд-ли будет вести себя настолько загадочно. У него или ножка отгорит (что скорее всего мультиметром ловится), или вообще конфигурация не запустится.

Я бы лучше уточнил, что значит "внутри проекта сигнала нет". А что есть вместо него? И в какой момент в проекте этот сигнал смотрится? Сразу на ножке, или после тактирования, стробирования, или чего-то еще?
С аппаратной стороны стоит мультиметром проверить отсутствие экзотики на проблемном пине относительно аналогичных соседей.


Если это lvds, то на обоих пинах сигнал есть? Терминирование внутреннее или внешнее? Средняя точка на своем месте?

Если не секрет, какой корпус и во сколько обошелся чип?

Есть пин еа который приходит clk. Банальный счетчик тикает на этой clk. Если clk отсутствует то счетчик стоит на месте. Но на внешнем выводе микросхемы частота присутсвует.

Сигнал есть на обоих пинах (lvds). Терминирование подключено в xdc. Среднюю точку не проверял, т.к. это собственно выход DCO АЦП, питание обеих микросхем равно 1.8В
Корпус большой 1760 (точно не помню).
Кристалл обошелся примерно в 0.5 млн, а до этого другие люди покупали такую же микруху с индексом -1 примерно за 1.8млн. Вот и вызывает вопрос почему у нас более скоростная микруха стоит на столько дешевле. О поставщике не спращивайте, но у него глаза раскосые.

Насчёт контрафакта, вот неплохая статья:
http://icrniies.com/files/examples/9/example1.pdf

А вот позиция Xilinx по "предъявам" что ПЛИС левая (на примере XC4000):
https://www.xilinx.com/support/answers/33557.html

Кстати на форуме xilinx довольно много схожих тем: "мол купил ПЛИС, она зараза не работает как надо проверьте может левая", ответ на них см. выше.




Понимаете, непонятно что не так, ПЛИС, плата, проект (хотя Вы пишете что с ним всё ОК).
Я бы "ел слона по частям", если есть возможность возьмите демоплату со схожей ПЛИС от производителя, убедитесь что проект рабочий.
Сравните разводку демоплаты (производитель выкладывает документацию) с тем что есть у Вас.
Решать уравнение с несколькими неизвестными тяжело...

Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает.
Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее.
В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2

[serj1979]

Проект примитивный поэтому с ним ОК, да и к тому же он иногда работает.
Ваши рецепты конечно правильные, но при такой микрухе демо плата от производителя будет стоить ужас, и нет ее.
В самом начале темы я еще жаловался что размер .bin файла отличается на 36 байт от размера указанного в документации. Есть этому объяснение? Дела происходят под vivado 2018.2

Насчёт длины, для Spartan6 (ISE) в ug380.pdf в разделе "Chapter 5: Configuration Details", есть примечание что размер конфигурационной последовательности может отличаться от "typical cases", думаю что то похожее есть и в vivado для Kintex, т.е. думаю ничего криминально, если грешите на версию vivado, "уйдите" на 17.4 (+update), вроде как поддержка Kintex там есть...
Если нет возможности достать (попользоваться на время) "демобордом" от производителя, посмотрите документацию на неё (xilinx, avnet требуется регистрация), как правило лежат принципиалки, иногда разводка (топология), то есть сравнить Вашу плату и "родную".
А насчёт проекта, советы простые, не работает один контакт - попробуйте другой, понизить частоту, сделайте в конце концов проект последовательно "перебирающий" выводы ПЛИС с подачей "1" или "0". Либо чередованием "1", "0" "шахматная доска", либо с разной частотой и т.п. "извращения", т.е. определите факт прохождения сигнала по контактам от ПЛИС до разъёма. То есть "поиграйтесь" с микросхемой....

[Anton1990]

Насчёт длины, для Spartan6 (ISE) в ug380.pdf в разделе "Chapter 5: Configuration Details", есть примечание что размер конфигурационной последовательности может отличаться от "typical cases", думаю что то похожее есть и в vivado для Kintex, т.е. думаю ничего криминально, если грешите на версию vivado, "уйдите" на 17.4 (+update), вроде как поддержка Kintex там есть...
Если нет возможности достать (попользоваться на время) "демобордом" от производителя, посмотрите документацию на неё (xilinx, avnet требуется регистрация), как правило лежат принципиалки, иногда разводка (топология), то есть сравнить Вашу плату и "родную".
А насчёт проекта, советы простые, не работает один контакт - попробуйте другой, понизить частоту, сделайте в конце концов проект последовательно "перебирающий" выводы ПЛИС с подачей "1" или "0". Либо чередованием "1", "0" "шахматная доска", либо с разной частотой и т.п. "извращения", т.е. определите факт прохождения сигнала по контактам от ПЛИС до разъёма. То есть "поиграйтесь" с микросхемой....

Похоже ничего другого как поиграться не остается.

[Flood]

Похоже ничего другого как поиграться не остается.

Это не сложно и точно полезнее, чем просто обвинить чип в левизне.

[Anton1990]

Это не сложно и точно полезнее, чем просто обвинить чип в левизне.

Но и не так уж и просто. На плате осциллографом практически ничего не пощупаешь. Кривизну чипа не исключаю, тем более лично у меня были прецеденты, правда с virtex6.