LVDS под одной паре (без клока), Cyclone10LP и Spartan7 Опции

[AVR]

Есть связь из Spartan 7 в Cyclone 10 LP по одной дифференциальной паре проводников (есть и обратная пара). Хочется понять, как действовать, если хочется передавать данные без передачи клока?
Допустим, задействую такой код 8/10, где байт будет передаваться так, чтобы хотя бы раз в три бита будет инверсия. Ведь сам поток данных это по сути прерывистые нерегулярные такты.
Или например, буду добавлять преамбулы в начала пакетов, escape-последовательности.

Вообще, реально ли какими-то алгоритмическими мерами и кодами, просто принимая поток с LVDS (от 10 до 400 Мбит/с, но каждый раз это константа), учитывая что тактовые не синхронные (хотя их стабильность 50 ppm) и плавают, что мы не знаем где центр глаза, как-то принимать данные, как-то делать обнаруживать битовые сдвиги и компенсировать их?

Нужно именно не задействовать хитрые режимы PLL, задержки, приемы на разных фазах, потому что возможности Cyclone 10 LP тут ничтожны. Или я ошибаюсь?

Опираюсь на бутылочное горлышко - на ту ПЛИС из этих двух, что имеет наименьшие возможности (C10LP), пусть будет единое со Spartan 7 решение.

[AVR]

Я месяц назад создавал тему примерно, там выяснили что для динамической подстройки фазы требуется именно DPA.
Сейчас я осознал, что то что хочется сейчас, называется soft-CDR, я нашел у альтеры доку где показано на примере SGMII, но опять упираюсь в то, что у C10LP нет этой функции.

Похоже облом, PLL в C10LP крайне примитивный, и тему можно закрывать с результатом: реализовать никак.

Самый нормальный варик - поставить внешнюю LVDSину с Clock Recovery, коих много, но насяльника не велит. Там есть причины.

[Leka]

Похоже облом, PLL в C10LP крайне примитивный, и тему можно закрывать с результатом: реализовать никак.

Клок восстанавливать вовсе необязательно, это всего-лишь один из вариантов решения задачи.

По докам С10LP по возможностям соответствует C4E, в этом случае потолок, по моим оценкам, д/б в районе 1Гбит/сек.
Некоторое время назад хотел из спортивного интереса попробовать практически, но нет времени.

[AVR]

Клок восстанавливать вовсе необязательно, это всего-лишь один из вариантов решения задачи.
По докам С10LP по возможностям соответствует C4E, в этом случае потолок, по моим оценкам, д/б в районе 1Гбит/сек.
Некоторое время назад хотел из спортивного интереса попробовать практически, но нет времени.

Прошу тут немного подробнее. На какой пример Вы ссылаетесь? Есть ли статья на этот волшебный метод?

В старых версиях QII было ядро ASI, которое выполняло необходимую Вам функцию.

Вижу у Xilinx DVB-ASI IP core, у Альтеры Altera IP-ASI: IP CORE - ASI Video Interface - это оно?

[Leka]

На какой пример Вы ссылаетесь? Есть ли статья на этот волшебный метод?

Статьи нет. Из практического опыта, на Циклонах можно делать многофазную выборку.
Кроме того, задачу можно решить через измерение интервалов между переходами входного сигнала, те через TDC.
В итоге, ограничение будет обусловлено передатчиком, а не приемником - из-за большой емкости пина в Циклонах.

[AVR]

Статьи нет. Из практического опыта, на Циклонах можно делать многофазную выборку.

Выше кинули ссылку: https://www.xilinx.com/support/documentatio...tes/xapp224.pdf
Видимо это и есть подобный метод.

Про TDC почитаю.