at91rm9200 и кэши Опции

[cf7k]

Вот тут задался странным вопросом про 91rm9200...
Ядро RISC; кэши подключены по-гарвардски; поиск TAG'ов в кэшах однотактный, конвейер хоть и есть, но он обычный... то есть никакой суперскалярности и спекулятивности... ничего сверхъестественного...

А вот на первой странице официальной доки (и далее во всех рекламах) "200 MIPS at 180 MHz"
Где же исполнение более одной

Это невнимательность разработчиков при правке доков после обнаружения бага в предыдущих версиях кристалла, моя невнимательность или просто грязный ПиАр?

[aaarrr]

Рассуждая логически можно предположить, что если данные попали в кэш (путем просмотров таблиц сегментов/страниц) , то доступ к ним должен быть однотактный..., но как же permission and translation checks? ведь на них тоже вроде бы надо время.... Меня почему-то гложут сомнения, что виртуальная адресация должна вызывать тормоза... (даже если в кэш подгружены дескрипторы сегментов/страниц)

Где я не дочитал?

Данные просмотра translation table буферизируются в Translation Lookaside Buffers (TLBs), что позволяет сократить количество проходов по таблице.

Конечно, виртуальная адресация вызывает тормоза - за все надо платить.

[cf7k]

Данные просмотра translation table буферизируются в Translation Lookaside Buffers (TLBs), что позволяет сократить количество проходов по таблице.

Конечно, виртуальная адресация вызывает тормоза - за все надо платить.

О! допер!. в TLB "кэшируются" дескрипторы секций/страниц. А меня почему-то тянуло кэшировать права на каждую команду Ну тогда тормоза случаются только при первом обращении к адресу, принадлежащему области памяти, дескриптор которой не прокэшироан в TLB; а при остальных обращениях к это

Данные просмотра translation table буферизируются в Translation Lookaside Buffers (TLBs), что позволяет сократить количество проходов по таблице.

Конечно, виртуальная адресация вызывает тормоза - за все надо платить.

О! допер!. в TLB "кэшируются" дескрипторы секций/страниц. А меня почему-то тянуло кэшировать права на каждую команду Ну тогда тормоза случаются только при первом обращении к адресу, принадлежащему области памяти, дескриптор которой не прокэшироан в TLB; а при остальных обращениях к этой области памяти ловятся только кэш-промахи. Теперь нет преград для использования ММУ.