Цитата(Postoroniy_V @ Oct 16 2006, 15:36)
Цитата(kot_bazil @ Oct 16 2006, 14:30)
Решил побаловаться (промеделировать, синтезировать) с openrisk 1200 в свободное от работы время.
Скачал описание wichbone- но что-то совсем не понятно. Может есть у кого простенький тестбенч для него?
wishbone
и что же не понятно? что конкретно? описание достатоно хорошее
простенький тестбенч есть там же на опенкорес
в качестве тестбенча на опенкорес только ORPsoc, что на данный момент еще не понятнее.
Конкретнее вопросы следующие. Если я правильно понял то в wishbone отдельно адресная шина, отдельно шина данных, причем у мастера adr_out, у слейва adr_in, всвязи с этим вопрос
1) в чем назначение у or1200_top двух интерфейсов data wishbone interface и instruction wishbone interface ?
2) не понял назначение сигнала SEL_O() у wichbone
3) не понял назначение сигнала clmode у or1200_top
4) правильно ли я понял, что iwb_clk_i и dwb_clk_i - тактовые сигналы шины, а clk_i - тактовый сигнал cpu? Должна ли быть между ними взоимосвязь (например период клока cpu должен быть кратен периуду клока шины?
openrisk 1200, кто нибудь научите новичка
Oct 16 2006, 10:30
