Цитата(yes @ Oct 26 2006, 17:55)
собственно проблема - есть схема (шина->Xilinx), в которой ПЛИС не успевает с LVCMOS входа защелкивать сигнал (то есть, когда рисовали схему не обратили внимание, что драйвер может драйвить 5пФ вход, а у ксайлинкса 10пФ)
появилась идея - подключить что-то типа SSTL_DCI - то есть с компаратором на Vcc/2, ну и псевдо-резисторы, чтобы эти 10пФ побыстрее разряжались
при этом один кусок шины замечательно стал защелкиваться - а вот с другим куском полная лажа - вообще никакой корреляции входа с защелкнутыми данными
проблема в том, что одна из Vref ножек находится под BGA и вытащить ее никак не получается (никуда не разведена и ничего не подключено)
при этом находится она "ближе" к тому куску шины, который глючит
вопрос - как там устроено внутри с этими Vref ножками? не смог найти ничего вразумительного - то ли они "обслуживают" ближайшие 16 сигнальных ног, то ли запараллелены между собой внутри?
можно ли хотяя бы часть ножек (которые близко к используемым Vref) использовать при одной неподключенной Vref ножке (всего в банке их 4)?
можно ли какое-то еще решение для проблемы "неуспевающей" шины предложить, кроме как расковырять все и мощные буфера с малой емкость поставить?
В Data Sheet на Spartan-3 есть такая фраза - "If used for a reference voltage within a bank, all VREF pins within the bank must be connected." Это справедливо и для V-4.
Конечно они должны быть подключены все, как и все пины земли и питания.
Не совсем понятно, что значит плис не успевает защёлкивать? Там ведь есть богатый выбор по всяким задержкам и по сдвигам клока внутри плиса... Ну а если действительно не хватает мощности драйвера - то тут природу не обманешь, его надо менять.
Xilinx (V4) - несколько Vref на один банк, можно ли не подключать?, как вообще эти Vref-ы внутри соединяются?
Oct 26 2006, 13:55
