Power-Up Level, Altera, verilog Опции

[TailWind]

Как им управлять?

У меня много триггеров в дизайне.
После конфигурации нужно чтобы они были в заданных состояниях.

Для каждого триггера прописывать атрибут Power-Up Level - не удобно.

Когда у меня был QuartusII 2.2 я делал так:

Код

always @(posedge Clk or negedge Reset_)
if (!Reset_)  trigger <= 1;
else          trigger <= ....;

Обычный вериложный ресет.
Только вход Reset_ не был выведен на pin.
И всё работало.

Теперь я работаю с Cyclone, а он в Quartus 2.2 не поддерживается.
Поставил Quartus 4 - он не понимает такую конструкцию.
Quartus 6 - понимает для половины триггеров!!!

Как быть?
Чувствую придётся на ACEX и Quartus2.2 возвращаться ;(((

[TailWind]

Чёрт возьми!
А ведь это не от Quartusa зависит.

Дело в том, что в Cyclone есть асинхронный Load, а в ACEX нет.

Due to these effects, if you specify a particular reset value (other than 0),
you may cause your synthesis tool to use the asynchronous clear (aclr)
signals available on the registers to implement the high bits with NOT gate
push-back. In that case, the registers will look as though they power up
to the specified reset value. You will see this behavior, for example, if your
design targets FLEX 10KE or ACEX devices.
When a load signal is available in the device, your synthesis tools can
implement a reset of 1 or 0 value by using an asynchronous load of 1 or 0.
When the synthesis tool uses an asynchronous load signal, it is not
performing NOT gate push-back, so the registers will power up to a 0 logic
level.