Power-Up Level, Altera, verilog Опции

[TailWind]

Как им управлять?

У меня много триггеров в дизайне.
После конфигурации нужно чтобы они были в заданных состояниях.

Для каждого триггера прописывать атрибут Power-Up Level - не удобно.

Когда у меня был QuartusII 2.2 я делал так:

Код

always @(posedge Clk or negedge Reset_)
if (!Reset_)  trigger <= 1;
else          trigger <= ....;

Обычный вериложный ресет.
Только вход Reset_ не был выведен на pin.
И всё работало.

Теперь я работаю с Cyclone, а он в Quartus 2.2 не поддерживается.
Поставил Quartus 4 - он не понимает такую конструкцию.
Quartus 6 - понимает для половины триггеров!!!

Как быть?
Чувствую придётся на ACEX и Quartus2.2 возвращаться ;(((

[sazh]

Дело в том, что в Cyclone есть асинхронный Load, а в ACEX нет.//////////////
Ну и что. Если есть асинхронный load, нет aset.
Вот пример. одинаково ведет на обоих кристаллах. (При моделировании. rest_n можно ведь и не активизировать). Все базируется на инициализации регистров в ноль.
А Ваше описание на автомат не похоже. неужели в RTL просмотрщике Вы видите машину состояний?

//Assignments > Settings > Analysis & Synthesis Settings > More Settings
module power_up
#(parameter [7:0] set_out_data = 8'h07)
(
input clk,
input reset_n,
input [7:0] in_data,
input enable,
output reg [7:0] out_data_a,
output [7:0] out_data_b
);

reg [7:0] out_data;

always @ (posedge clk or negedge reset_n) //// /* NOT-GATE PUSH-BACK ON (FPGA)
begin
if (reset_n == 1'b0) out_data_a <= set_out_data;
else if (enable) out_data_a <= in_data;
end

always @ (posedge clk)
begin
if (enable) out_data <= in_data ^ set_out_data;
end

assign out_data_b = out_data ^ set_out_data;

endmodule