Цитата(MaxVetrov @ Nov 13 2006, 11:40)

5. В симуляторе один и тот-же клок - на выходе триггера-делителя (в верхнем gdf'е) и в модулях, куда он идет (gdf'ах нижнего уровня) - имеет разную фазу. Непонятно почему.
Что же тут непонятного? На выходе триггера фаза и должна отличаться от той, что после распространения сигнала по глобальному клоковому дереву. Параметр, на сколько дерево задерживает сигнал, называется "clock latency". Кстати, не факт, что он документирован
Цитата(MaxVetrov @ Nov 13 2006, 11:40)

6. По осциллографу (при отладке на столе) есть смутные сомнения - не гуляет ли внутри кристалла фаза у поделенного клока относительно фазы исходного клока. Может ли такое быть в принципе?
(Мой осцил. частоту 60 МГц берет с трудом. Точно сказать по нему, к сожалению, нельзя.)
Конечно может. Причем документировано. Это параметр "clock uncertainty" или "clock skew". То есть разброс времени распространения тактового сигнала от корня дерева по всем его ветвям.