Трассировка SDRAM нужна консультация Опции

[asen]

Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

[v_mirgorodsky]

Полученный сигнал практически идеален, только частота в вашем случае 100MHz, а не 133 Шучу, поскольку для согласования линий частота в вашем случае не критична.

А если сигнальные линии расположить во внутренних слоях а внешние запилить металзацией будет не лудше как думаете ?

При моделировании обязательно необходимо ставить вопрос о чистоте эксперимента и соответствия реальности выбранной модели. Иначе HyperLynx покажет замечательные результаты, а в реальности будет кака. По поводу конкретно разводки - думаю, что сигнал на таких частотах обязательно должен иметь референсную заливку под ним и/или над ним. Более того, HyperLynx не умеет считать импедансы дорожек, если они не имеют под собой никакой заливки.

По выбору слоев для разводки - линии данных лучше располагать по верхним слоям только потому, что вам не надо будет ставить переходные отверстия для выхода на контактные площадки согласующих резисторов. Во всех остальных смыслах никаких предпочтений по слоям для разводки линий данных нет. Шинную топологию по разводке сигналов управления я посоветовал из собственного положительного опыта - у нас шина работает и не сбоит. Правда, еще не в серии.