Внешняя SRAM, Выбор скорости Опции

[zorromen]

Вапрос таков...Какая должно Быть время доступа к внешней SRAM...чтобы без проблемм работать на 16Mhz...

[defunct]

Вапрос таков...Какая должно Быть время доступа к внешней SRAM...чтобы без проблемм работать на 16Mhz...

Если речь о настройках задержки шины памяти, то
для 55ns и более быстрой памяти, задержка любая.
для 70ns памяти - +1 холостой такт.

[=GM=]

Вопрос таков...Какое должно быть время доступа к внешней SRAM...чтобы без проблем работать на 16Mhz...

Основной параметр - время доступа к памяти, он не должен быть больше времени доступа МК к внешней памяти, отсюда и исходите. Например, время доступа к внешней памяти для атмеги128 составляет 3 машинных цикла, т.е. 62.5*3=187.5 нс без дополнительных циклов ожидания.

Однако многое зависит от временных характеристик отдельных сигналов как МК, так и статической памяти. Нужно более внимательно смотреть на соответствующие временные формы конкретной памяти.

Если речь о настройках задержки шины памяти, то для 55ns и более быстрой памяти, задержка любая.
для 70ns памяти - +1 холостой такт.

Зачем нужен холостой такт, там же и так чтение/запись делается за 3 МЦ, вроде бы все проходит и так, скажем, для памяти HM62256B-7 (время доступа 70 нс) или HM62256B-8 (время доступа 85 нс)

[defunct]

Зачем нужен холостой такт, там же и так чтение/запись делается за 3 МЦ, вроде бы все проходит и так, скажем, для памяти HM62256B-7 (время доступа 70 нс) или HM62256B-8 (время доступа 85 нс)

На свой в очередной раз веселый вопрос, Вы сможете ответить себе самостоятельно после того как заглянете в даташит и посмотрите на длительности сигналов RD/WR.

Веселый термин МЦ применяйте относительно к Ц51, у AVR все меряется тактами.

[=GM=]

Зачем нужен холостой такт, там же и так чтение/запись делается за 3 МЦ, вроде бы все проходит и так, скажем, для памяти HM62256B-7 (время доступа 70 нс) или HM62256B-8 (время доступа 85 нс)

На свой в очередной раз веселый вопрос, Вы сможете ответить себе самостоятельно после того, как заглянете в даташит и посмотрите на длительности сигналов RD/WR.
Веселый термин МЦ применяйте относительно к Ц51, у AVR все меряется тактами.

Минимальная длительность сигналов RD/WR у атмеги128 равна 52,125 нс (документ 2467n, с.331).
Максимальная длительность сигналов ОЕ/WR для HM62256B-7(8) составляет 40(45)/50(55) нс (дейташит на HM62256B, с.7-8). Давайте посмеемся вместе. Где тут надо смеяться(:-)?

Насчет МЦ. Привык использовать в DSP, слишком много понятий связано с понятием такт, да и тактов разных в процессоре немеряно, поэтому иногда проще поискать эквивалентное понятие, машинный цикл неплохо звучит, не хуже других. Например, у меня два DMACа выполняются за один МС 10нс (machine cycle), как мне говорить, за полтакта? На самом деле, если копнуть чуток поглубже, эта команда размазывается на 8 клоков (тактов) процессора(:-(. Конвейер, понимаете ли, а вы говорите такты! Да и в самих аврках есть одноуровневый конвейер, так что и там такты, как мера выполнения команды сомнительна. Хотя на бытовом уровне, пожалуй, использовать можно(:-).

Свой веселый термин МЦ применяйте относительно к Ц51, у AVR все меряется тактами.

+1
Еще Microchip любит МЦ, чтобы было непонятно, что реальная производительность =20МГц/4такта.

-2
Вроде еще не пятница, неплохо бы и по делу что-нибудь сказать? Поближе к теме ветки(:-).

[defunct]

Минимальная длительность сигналов RD/WR у атмеги128 равна 52,125 нс (документ 2467n, с.331).
Максимальная длительность сигналов ОЕ/WR для HM62256B-7(8) составляет 40(45)/50(55) нс (дейташит на HM62256B, с.7-8). Давайте посмеемся вместе. Где тут надо смеяться(:-)?

что ж, давайте посмеемся.
В даташитах на SRAM обычно не приводят такой параметр как макс. длительность WE строба, следовательно цифры 50(55) приведенные вами есть ни что иное как мин. длительность WE строба.

Получается с одной стороны мин. длительность WE строба (70ns памяти) = 55ns, с другой стороны мин. длительность WE меги 52.125. 55 несколько больше чем 52.125 не так ли? Тут и начинаются глюки. Как они проявляются - можете поэкспеременитировать.
Мне даже не нужно приводить данные из даташитов других производителей памяти (хотя я запросто могу это сделать), достаточно цифр из вашего.

Например, у меня два DMACа выполняются за один МС 10нс (machine cycle), как мне говорить, за полтакта?

простите, чего у вас выполняется? Вы постоянно сорите какими-то аббревиатурами которые слабо вяжутся со смыслом.

[=GM=]

Минимальная длительность сигналов RD/WR у атмеги128 равна 52,125 нс (документ 2467n, с.331).
Максимальная длительность сигналов ОЕ/WR для HM62256B-7(8) составляет 40(45)/50(55) нс (дейташит на HM62256B, с.7-8). Давайте посмеемся вместе. Где тут надо смеяться(:-)?

что ж, давайте посмеемся.
В даташитах на SRAM обычно не приводят такой параметр как макс. длительность WE строба, следовательно цифры 50(55) приведенные вами есть ни что иное как мин. длительность WE строба.

Не, смешнее не стало, но к счастью, разобрался. Всё не так работает. Для конкретности будем говорить о 70-ти наносекундной памяти. Начнем с самого начала. При появлении строба OE статическая память должна выдать данные и как можно быстрее. Максимальное время выдачи для нашей памяти достигает 40 нс, т.е. гарантированно через 40 нс после начала строба чтения появятся достоверные данные. В то же время минимальная длительность строба чтения от атмеги128 составляет 52 нс. Казалось бы все хорошо, ан нет! Судя по временным графикам на МК, необходимо обеспечить наличие достоверных данных за 40 нс до конца строба чтения.

Вывод такой. Для 55-, 70- и 85-наносекундной памяти необходим один дополнительный такт ожидания. Иными словами, для соответствия спецификации чтение SRAM должно осуществляться не менее, чем за 4 такта МК.

Получается с одной стороны мин. длительность WE строба (70ns памяти) = 55ns, с другой стороны мин. длительность WE меги 52.125. 55 несколько больше чем 52.125 не так ли? Тут и начинаются глюки. Как они проявляются - можете поэкспеременитировать.
Мне даже не нужно приводить данные из даташитов других производителей памяти (хотя я запросто могу это сделать), достаточно цифр из вашего.

Вообще, замечу в скобках, именно для памяти длительность строба чтения может быть любая, но не меньше допустимого времени на выдачу достоверных данных. То что вы процитировали - 55 нс - это минимальное время записи для 85-нс памяти, для 70-ти нс памяти это время будет равно 50 нс (конкретно на запись). Но с записью в память почти всегда полный порядок, проблемы с чтением из памяти.

Например, у меня два DMACа выполняются за один МС 10нс (machine cycle), как мне говорить, за полтакта?

простите, чего у вас выполняется? Вы постоянно сорите какими-то аббревиатурами которые слабо вяжутся со смыслом.

Прошу прощения за непонятки. Как всегда предполагается, что все люди делают примерно тоже самое, и нет нужды повторяться. Поясню смысл аббревиатуры. DMAC это команда цифрового сигнального процессора TMS320F2812. D-double, т.е. двойной, MAC-multiply and accumulate. То есть берется два 16-битных операнда из разных участков памяти, перемножаются, получается 32-битный результат, который складывается с содержимым аккумулятора. За один такт (10 нс !) выполняется два таких MACа, отсюда DMAC. Не знаю как вас, но меня такой результат впечатляет. Чтобы добиться подобного результата, применяют конвейерную обработку, каждая команда разбивается на 8 частей и в процессоре одновременно выполняются 8 команд на разной стадии выполнения. Для стороннего наблюдателя процесс выглядит как если бы одна команда выполнялась за ОДИН такт, хотя на самом деле она выполняется за 8 тактов. Вот тот ОДИН такт и называют машинным циклом, возможно неправомерно, но так уж сложилось. Надеюсь, теперь вам стало более понятно, что я имел в виду?

Упоминая о DMAC, я просто хотел показать, что имеет смысл применять понятие машинный цикл (МЦ) вместо слова "такт".

[defunct]

Не, смешнее не стало, но к счастью, разобрался. Всё не так работает. Для конкретности будем говорить о 70-ти наносекундной памяти. Начнем с самого начала. При появлении строба OE статическая память должна выдать данные и как можно быстрее. Максимальное время выдачи для нашей памяти достигает 40 нс, т.е. гарантированно через 40 нс после начала строба чтения появятся достоверные данные. В то же время минимальная длительность строба чтения от атмеги128 составляет 52 нс. Казалось бы все хорошо, ан нет! Судя по временным графикам на МК, необходимо обеспечить наличие достоверных данных за 40 нс до конца строба чтения.

Достойный ответ, и, что радует - без смайликов.
искрене рад за Вас, что в итоге здравый смысл победил амбиции и желание просто поспорить.

Вывод такой. Для 55-, 70- и 85-наносекундной памяти необходим один дополнительный такт ожидания. Иными словами, для соответствия спецификации чтение SRAM должно осуществляться не менее, чем за 4 такта МК.

Согласен с выводом, тем более он не противоречит рекомендациям от Atmel.

[=GM=]

Достойный ответ, и, что радует - без смайликов.
искрене рад за Вас, что в итоге здравый смысл победил амбиции и желание просто поспорить.

Что вы так прицепились к этим смайликам(:-)? На мой взгляд они добавляют немного живости к обсуждаемым темам и показывают эмоции автора. "Суха теория, мой друг, но древо жизни вечно зеленеет" (С)Гейне. Вы что, всегда по жизни такой мрачный? Меняйтесь пока не поздно, а то не доживете до пенсии(:-).

И, позвольте, какие амбиции? Я ж ВАС спрашивал, почему нельзя использовать три такта, а не утверждал, что можно их использовать (см. пост №3). Высказывал, так сказать, сомнения.

Последнее, пожалуйста, отвечайте адекватнее по поводу веселых вопросов и смайликов, поскольку ничего веселого в моем изначальном посте (№3) не было и смайликов тоже, формулировка "веселые вопросы" появилась в вашем посте.

Вывод такой. Для 55-, 70- и 85-наносекундной памяти необходим один дополнительный такт ожидания. Иными словами, для соответствия спецификации чтение SRAM должно осуществляться не менее, чем за 4 такта МК.

Согласен с выводом, тем более он не противоречит рекомендациям от Atmel.

Зато он противоречит вашей рекомендации для 55-ти нс памяти (см. пост №2).

[defunct]

Зато он противоречит вашей рекомендации для 55-ти нс памяти (см. пост №2).

Да, потому что тайминг Tdvrh = 40ns, который вы взяли из даташита соответствует частоте тактирования 8Mhz. Мы же речь ведем о 16Mhz, т.о. длительность Tdvrh будет в два раза меньше, т.е. 20ns, что годится для 55ns памяти.

[=GM=]

Зато он противоречит вашей рекомендации для 55-ти нс памяти (см. пост №2).

Да, потому что тайминг Tdvrh = 40ns, который вы взяли из даташита соответствует частоте тактирования 8Mhz. Мы же речь ведем о 16Mhz, т.о. длительность Tdvrh будет в два раза меньше, т.е. 20ns, что годится для 55ns памяти.

Странно, но в дейташите Tdvrh = 40ns как для 8 МГц, так и для 16 МГц, возможно вы посмотрели не в ту графу таблицы. Но даже если бы Tdvrh=20 нс, то это не поможет, поскольку минимальная длительность импульса записи RD равна 52.5 нс, а 55-ти наносекундная память обеспечивает выдачу стабильных данных через 35 нс, т.е. минимальная длительность RD должна быть 35+20=55 нс.
Возможно, что отдельные экземпляры памяти и МК как-то будут работать, но мы же говорим о соответствии спецификации (по-нашему - техническим условиям) на МК и SRAM, чтобы обеспечить работу системы в любых допустимых условиях эксплуатации.

[defunct]

Но даже если бы Tdvrh=20 нс, то это не поможет, поскольку минимальная длительность импульса записи RD равна 52.5 нс, а 55-ти наносекундная память обеспечивает выдачу стабильных данных через 35 нс, т.е. минимальная длительность RD должна быть 35+20=55 нс.
Возможно, что отдельные экземпляры памяти и МК как-то будут работать, но мы же говорим о соответствии спецификации (по-нашему - техническим условиям) на МК и SRAM, чтобы обеспечить работу системы в любых допустимых условиях эксплуатации.

Output Enable to Output Valid 35ns это опять же время для 70ns памяти.

У 55ns памяти это время чуть-чуть меньше. Например у памяти Winbond W24258-55LL парамер Output Enable to Output Valid = 27ns,

27ns+20ns = 47ns

итого имеем даже запас:
52.125ns-47ns = 5.125ns