Учет внутренних цепей пина (от шарика BGA до кристалла), Оптимальное выравнивание длин цепей памяти DDR Опции

[VslavX]

В данный момент трассируется плата с DDR-400. По аппнотам производителя контроллера памяти рекомендуется выравнивание цепей на плате в группах данных с точностью не хуже 25 милс. Но сам корпус чипа довольно большой - BGA 35x35 мм и некоторые ножки в группах разнесены достаточно далеко.
В различных других аппнотах (от производителей памяти, например) пишут что надо учитывать длину проводников внутри микросхем - от контакта внешнего корпуса до собственно кристалла. А где следует взять данные о внутренней длине пинов? Такой информации в явном виде производитель не дает. Вероятно, эти данные возможно вычислить из паразитных параметров из IBIS модели? HyperLynx, например, похоже что-то подобное вытаскивает из IBIS при моделировании - эффективная длина до согласующего резистора оказывается больше явно указанной на модели.
Каким образом эту внутренюю длину пинов следует учесть? Задать предварительные параметры цепей, получить общую эффективную длину предварительным моделиорванием и потом использовать ее при трассировке? Или предварительно отказаться от точного выравнивания цепей и выравнивать уже на финише с моделированием и с подгонкой общего времени распространения, а не тупо по длине.
Как "правильнее" делается в таких случаях?

[Major]

Почитал дома: ПО можно считать в основном сосредоточенной емкостью и сосредоточеной индуктивностью (когда переход на физически другой опорный слой). Длину ПО можно не учитывать, при фронте больше чем само ПО, а при фронте меньше чем ПО эта длина мало чем поможет, там начнется геморой другого порядка.

Правильнее говорить наверное не только о времени распространения но и АЧХ и ФЧХ в точке приема, тогда все вопросы со временами снимаются, но возникает много других.

[fill]

Почитал дома: ПО можно считать в основном сосредоточенной емкостью и сосредоточеной индуктивностью (когда переход на физически другой опорный слой). Длину ПО можно не учитывать, при фронте больше чем само ПО, а при фронте меньше чем ПО эта длина мало чем поможет, там начнется геморой другого порядка.

Правильнее говорить наверное не только о времени распространения но и АЧХ и ФЧХ в точке приема, тогда все вопросы со временами снимаются, но возникает много других.

Сделайте экспорт цепи в LineSim и увидите как HL воспринимает ПО.
Также посмотрите http://www.megratec.ru/data/ftp/video_tuto...a_Modeling1.swf

[Major]

Сделайте экспорт цепи в LineSim и увидите как HL воспринимает ПО.
Также посмотрите http://www.megratec.ru/data/ftp/video_tuto...a_Modeling1.swf

Не могу получить как у вас картинку, у меня ПО представлена как емкость.
Картинка не суть, важнее то что ПО не просто емкость а две емкости и линия передачи, со временем распространения 15пс.
Получается что мои рассуждения не совсем верны.
И тогда совсем не понятны рекомендации по разводке DDR2, с требованиями на 24-50 mil. 25mil я могу легко набрать конфигурацией платы (плюс осложнение в том что тексас не предоставляет IBIS файл с интерфейсом DDR2, говорят делай как в рекомдациях и будет счастье).

Эскизы прикрепленных изображений