Трассировка SDRAM нужна консультация Опции

[asen]

Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

[aaarrr]

А чем 16 бит не устраивает?
Просто кажется несколько странным такой подход - сначала до предела нагрузить шину, а потом мучаться с разводкой

[sff]

Просто кажется несколько странным такой подход - сначала до предела нагрузить шину, а потом мучаться с разводкой

Извиняюсь что не по теме...
А это уже "предел" шины? Я то хотел на EP9315 нагрузить 4 SDRAM (8 битных), Flash 16 бит и ISP1581..
Неужели не взлетит?

[aaarrr]

Извиняюсь что не по теме...
А это уже "предел" шины? Я то хотел на EP9315 нагрузить 4 SDRAM (8 битных), Flash 16 бит и ISP1581..
Неужели не взлетит?

Пожалуй, еще не предел: у меня стояло максимум 5 устройств на шине - никаких проблем замечено не было. Хотя в "больших" циррусовских китах буферизировано все, кроме SDRAM.

Но я не о том: вот, например, в Вашем случае - зачем нужно ставить 4 * 8 бит SDRAM? Это же куча корпусов, лишняя емкость на шине адреса, усложнение разводки и т.п. Почему нельзя поставить 16 или даже 32 бита?
Использование нескольких банков SDRAM на разных CS, по-моему, тоже странная идея. Зачем?

[sff]

Но я не о том: вот, например, в Вашем случае - зачем нужно ставить 4 * 8 бит SDRAM? Это же куча корпусов, лишняя емкость на шине адреса, усложнение разводки и т.п. Почему нельзя поставить 16 или даже 32 бита?
Использование нескольких банков SDRAM на разных CS, по-моему, тоже странная идея. Зачем?

Посмотрел 32 битные, например Micron и у на сайте написано что микросхемы с объемом более 128 мбит End of life... как-то насторожило, хотя 16 битные и 8 битные вплодь до 512 выпускаются. Не хочется проблем чтобы их найти.
Я хотел 128 мб RAM, конечно в серию это не пойдет, но так как ещё требования к интерфейсу девайса окончательно не сформировались и хотят видеть что-то промежуточное чтобы определиться Вот и решил сделать с запасом чтобы и отлаживать удобно было (а то я умудрялся все 64 мб съесть отлаживая полностю в RAM)

поставть 2 набора по 2 16битных как-то нехотелось из-за того что физическая память будет фрагментирована и придётся ещё хитрым образом OS модифицировать.. (вот в WinCE я так и не уверен можно ли без особых проблем так сделать..)

а если ставить 2 * 2 * 16 то шина адреса будет не так сильно нагружена? и не возникнет неприятностей с шиной данных...

А теперь по теме Экспортировал промежуточную разводку в HyperLynx, подключил IBIS модели ep9315, IntelFlashP33 (хотя у меня используется P30, но там не нашел её), и MT48LC32M8A2TG.. на ISP1581 что-то модели не нашел и поставил модель от флешки. Плата 4 слойка, 5mils /5 mils.
Запустил и .. фигня какая-то...
Моделирование на 133 мгц.


Линия А12 . Это нормально что пики уходят за 4V и к -1??

А вот и самая короткая A20 но тоже ведёт себя как-то нехорошо.. я даже такого не ожидал

Линия RAS, CAS и тд что-то среднее между A12 и A20.
Шины A0-A7, которые используются и в ISP1581 похожи на A12

Шина данных ведёт себя похуже..

Допустимы ли такие пики? или надо резисторы ставить последовательно? или ещё чего-то
HyperLynx рекомендовал R-C AC цепь..

[Artem-1.6E-19]

Шина данных ведёт себя похуже..

Допустимы ли такие пики? или надо резисторы ставить последовательно? или ещё чего-то
HyperLynx рекомендовал R-C AC цепь..

Вы не те шины ИМХО смотрите. U2.V8 выглядит СТРАННО. Очень. Вы уверены что он правильно включен?
И разведено немного не так.

Эскизы прикрепленных изображений