Трассировка SDRAM нужна консультация Опции

[asen]

Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

[sff]

Вернёмся к А12..

Как я уже говорил ранее сигнал A12 надо серьезно править. Никакие ужимки и прыжки тут не помогут, а рассуждения типа clamp-diode сожрут выбросы и не парься надо считать околонаучным трепом. Диоды эти еще и выгорать умеют, если превышен Absolute Maximum Ratings. На шине A12 весьма серьезный звон, никакие конденсаторы и земляные лепестки не помогут. Звон создают подключенные по ходу шины входы микросхем. Для первой пробы можно в режиме LineSim добавить последовательное согласование на драйвере, если не поможет, попытаться отвязать резисторами от шины входы микросхем - это позволит уменьшить отражения по ходу шины.

Итак поэкспериментровал я с последовательными сопротивлениями.
Поставил после U2 (R1) и перед флэшкой (R2).. Флешке-то (U18) 133 mhz не нужно =)
HyperLynx рассчитал R1=51 R2=47 .. многова-то для R1 в итоге rise & fall time явно неприемлимы

Поигрался с R1 и R2 стала, конечно, линия не соглосована

но характеристики получше

По горизонтали ограничение ставится согласно диаграмме работы девайса. Используются времена Tsetup, Thold. Отсчет идет относительно фронта тактового сигнала.

А поподробнее можно... ?

в Datasheet к Micron' у сказано
Address hold time tAH min 0.8 ns
Address setup time tAS min 1.5 ns

Клок я понимаю настолько ужасен, что неприлично показывать...
(Это через сопротивление в 51 ом)


В даташите
CLK high-level width tCH min 2.5 ns
CLK low-level width tCL min 2.5
Может сделать трассу для него пошире? как его можно улучшить

и если переразводить то как лучше?

[Artem-1.6E-19]

В даташите
CLK high-level width tCH min 2.5 ns
CLK low-level width tCL min 2.5
Может сделать трассу для него пошире? как его можно улучшить

У вас примерно столько и получается. (ну почти).
Вы, вообще, считали волновое сопротивление шин? Или что вы подразумеваете под "трассой?

и если переразводить то как лучше?

Меня наверное опять будут ругать, но посмотрите на материнках. Поищите старые, где PC-100 находится, сдуйте с них все микросхемы, и просто посмотрите.
Общие правила, это без резких изгибов, плавно, чтобы все линии были примерно одинаковой длинны итд. У меня была всего одна СДРАМина, и растояние до нее было "в плотную". Вам я могу посоветовать разводить так, чтобы линии были примерно одинакогой длинны. Чтобы ширина линий была не от фонаря (посчитайте волновое сопротивление). В общем, посмотрите на видеокарточке.