Трассировка SDRAM нужна консультация Опции

[asen]

Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

[sff]

Вроде всё началось получатся после добавления последовательных сопротивлений пока не дошёл до чтения данных из DRAM..



Как я понял здесь надо учитывать время задержки распространения клока, время на выборку (5.4 ns для CL=3) время на доставку до чипа, и setup_time (которое для EP9315 равно 2ns).

Правильноли я рассчитываю времена задержек?
А то получается, что
t_clk_delay + t_AC + t_data_delay + t_DAs = 2.05 + 5.4 + 1.25 + 2 = 10.7 ns Даже в 100 mhz не укладывается

мне бы в 100 мгц запихнуть бы

Вообще в какой момент определяется переход (rising, falling edge) CLKа из одного уровня в другой?

[Paul]

То RandI
Какие-то доки есть в системах моделирования. Специально я не искал. Итак все понятно было. Надо просто внимательно посмотреть и поиграться настройками, чтобы увидеть закономерность.

To sff
Расчет не верный. Время доставки такта до каждого чипа схемы от буфера тактов должно быть равным с высокой точностью, т.е. в любом случае по тактам получается елка, причем разветвлять надо на спец разветвителях, имеющих равные нормированные задержки по каналам. Можно посмотреть у IDT. Называются такие девайсы fanout. Исходя из этого утверждения, принимаем время прихода тактов к каждой схеме одинаковое, т.е. фронт ко всем поступает одновременно.
Выборка кристалла в синхронных системах - процесс самостоятельный и выполняется в отдельном такте, поэтому важно учитывать только Tsetup и Thold для конкретных сигналов. Причем для данных, адреса и управления времена могут отличаться.
100МГц - частота тактов, а все операции в синхронных системах расчитываются в количествах тактов.
Поэтому область стабильного сигнала расчитывается как [Tclk-Tsetup:Tclk-Thold], где Tclk - период тактового сигнала.
fall clk - 0%, 100%
rise clk - 50%
В цикле чтения, адрес защелкивается в одном такте, а денные отдаются в другом, стало быть эти процессы надо рассматривать отдельно, т.е. отдельно проверять захват адреса, отдельно взятие данных.