Укорачивание имульса Опции

[-=Vitaly=-]

Задание: надо сделать импульс короче. Требуемая длина 3 такта Clk0.
plic xcr3032-7-vq44 . Приходит D1, его длительность большая, на V_out должна быть длительность приблизительно 3 такта от фронта D1. Какие могут быть проблемы у данной реализации??


process (reset_cnt_imp,D1) is
begin
if reset_cnt_imp='1' then trig1_out<='0';
elsif D1'event and D1='1' then
trig1_out<='1';
end if;
end process;

process (clk0) is
begin
if clk0'event and clk0='1' then
trig2_out<=trig1_out;
end if;
end process;

process (clk0) is
begin
if clk0'event and clk0='1' then
trig3_out<=trig2_out;
end if;
end process;
process (clk0) is
begin
if clk0'event and clk0='1' then
reset_cnt_imp<=trig3_out;
end if;
end process;
V_out<=trig1_out;

СПС!!!

[sazh]

Если можно обойтись без петли обратной связи, лучше обойтись.
library ieee;
use ieee.std_logic_1164.all;

entity puls is
port(
clk0 : in std_logic;
D1 : in std_logic;
enable_V_out : out std_logic);
end puls;

architecture archi of puls is
signal shift_reg : std_logic_vector(3 downto 0);
begin
shift:process(clk0)
begin
if rising_edge(clk0) then
shift_reg <= shift_reg(2 downto 0) & D1;
end if;
end process;
enable_V_out <= not shift_reg(3) and shift_reg(0);
end archi;

[-=Vitaly=-]

Если можно обойтись без петли обратной связи, лучше обойтись.
library ieee;
use ieee.std_logic_1164.all;

entity puls is
port(
clk0 : in std_logic;
D1 : in std_logic;
enable_V_out : out std_logic);
end puls;

architecture archi of puls is
signal shift_reg : std_logic_vector(3 downto 0);
begin
shift:process(clk0)
begin
if rising_edge(clk0) then
shift_reg <= shift_reg(2 downto 0) & D1;
end if;
end process;
enable_V_out <= not shift_reg(3) and shift_reg(0);
end archi;

Огромное спасибо за код, но вопрос: чем так плоха обратная связь??