Трассировка SDRAM нужна консультация Опции

[asen]

Вот надо развести внешнию шину на 133МГц расположение планирую сделать таким Проц -> резисторная сборка 33 Ом -> 2 корпуса SDRAM -> 2 корпуса ПЗУ -> FPGA. ОЗУ работает на 133 мегагерцах ПЗУ медленее. Вот вопрос к знающим людям какой разброс допустим на участке SDRAM - CPU и влияют ли участки дарожек расположенные дальше от проца чем SDRAM на работу этого самого SDRAM.

PS: Где взять програмки для того чтобы все это просимулировать может есть на местном FTP никто не поделится.

[sff]

Вроде всё началось получатся после добавления последовательных сопротивлений пока не дошёл до чтения данных из DRAM..



Как я понял здесь надо учитывать время задержки распространения клока, время на выборку (5.4 ns для CL=3) время на доставку до чипа, и setup_time (которое для EP9315 равно 2ns).

Правильноли я рассчитываю времена задержек?
А то получается, что
t_clk_delay + t_AC + t_data_delay + t_DAs = 2.05 + 5.4 + 1.25 + 2 = 10.7 ns Даже в 100 mhz не укладывается

мне бы в 100 мгц запихнуть бы

Вообще в какой момент определяется переход (rising, falling edge) CLKа из одного уровня в другой?

[Paul]

То RandI
Какие-то доки есть в системах моделирования. Специально я не искал. Итак все понятно было. Надо просто внимательно посмотреть и поиграться настройками, чтобы увидеть закономерность.

To sff
Расчет не верный. Время доставки такта до каждого чипа схемы от буфера тактов должно быть равным с высокой точностью, т.е. в любом случае по тактам получается елка, причем разветвлять надо на спец разветвителях, имеющих равные нормированные задержки по каналам. Можно посмотреть у IDT. Называются такие девайсы fanout. Исходя из этого утверждения, принимаем время прихода тактов к каждой схеме одинаковое, т.е. фронт ко всем поступает одновременно.
Выборка кристалла в синхронных системах - процесс самостоятельный и выполняется в отдельном такте, поэтому важно учитывать только Tsetup и Thold для конкретных сигналов. Причем для данных, адреса и управления времена могут отличаться.
100МГц - частота тактов, а все операции в синхронных системах расчитываются в количествах тактов.
Поэтому область стабильного сигнала расчитывается как [Tclk-Tsetup:Tclk-Thold], где Tclk - период тактового сигнала.
fall clk - 0%, 100%
rise clk - 50%
В цикле чтения, адрес защелкивается в одном такте, а денные отдаются в другом, стало быть эти процессы надо рассматривать отдельно, т.е. отдельно проверять захват адреса, отдельно взятие данных.

[sff]

Расчет не верный. Время доставки такта до каждого чипа схемы от буфера тактов должно быть равным с высокой точностью..

У меня нет буфера тактов. Есть один сигнал SDCLK с MCU через резистор его раздвоил, на одной ветке висят 2 DRAM и на второй 2 DRAM.
А вообще как определяется rising edge это момент времени когда напряжение достигло Vih? и где про это прочитать можно

Выборка кристалла в синхронных системах - процесс самостоятельный и выполняется в отдельном такте, поэтому важно учитывать только Tsetup и Thold для конкретных сигналов. Причем для данных, адреса и управления времена могут отличаться.
100МГц - частота тактов, а все операции в синхронных системах расчитываются в количествах тактов.
Поэтому область стабильного сигнала расчитывается как [Tclk-Tsetup:Tclk-Thold], где Tclk - период тактового сигнала.
fall clk - 0%, 100%
rise clk - 50%

Видно я что-то недопонимаю..
Меня просто смутила одна вещь когда я смотрел Tsetup для MCU.
Там приведена диаграмма чтнения из DRAM. Ну я открыл для сравнения доку на DRAM и вот что смутило.
Допустим у нас CL = 2. (как на рисунках)
Подается комманда на чтение в такте T2, (там адреса и тд), на T3 производится выбока данных с задержкой, и эта выборка идёт T_ac (как показано на диаграмме для micron) после этой задержки DRAM выставляет необходимые данные и уже на по rising edge T4 контроллер смотрит что там выставлено. Так?
Эту задержку T_ac надо учитывать в "глазе" для данных? Ведь T_ac > T_clk / 2

В цикле чтения, адрес защелкивается в одном такте, а денные отдаются в другом, стало быть эти процессы надо рассматривать отдельно, т.е. отдельно проверять захват адреса, отдельно взятие данных.

Да, я так и делаю.. всё остальное проверил кроме чтения данных с DRAM.

[Paul]

У меня нет буфера тактов. Есть один сигнал SDCLK с MCU через резистор его раздвоил, на одной ветке висят 2 DRAM и на второй 2 DRAM.
А вообще как определяется rising edge это момент времени когда напряжение достигло Vih? и где про это прочитать можно

Если хотите избежать серьезныж проблем, нужен буфер тактов, а тактовые сигналы должны быть индивидуальны для каждого кристалла. На крайний случай, при небольших частотах, можно разветвить резисторами на источнике тактов, но это очень криво и ненадежно.
Время rising edge, также как и falling edge определяется как время изменения уровня сигнала от 10 до 90% от номинала, т.е для 3,3В можно принять 0,3 - 3,0В.

Видно я что-то недопонимаю..
Меня просто смутила одна вещь когда я смотрел Tsetup для MCU.
Там приведена диаграмма чтнения из DRAM. Ну я открыл для сравнения доку на DRAM и вот что смутило.
Допустим у нас CL = 2. (как на рисунках)
Подается комманда на чтение в такте T2, (там адреса и тд), на T3 производится выбока данных с задержкой, и эта выборка идёт T_ac (как показано на диаграмме для micron) после этой задержки DRAM выставляет необходимые данные и уже на по rising edge T4 контроллер смотрит что там выставлено. Так?
Эту задержку T_ac надо учитывать в "глазе" для данных? Ведь T_ac > T_clk / 2

Нас не интересует задержка внутри кристаллов. Нам важно доставить сигнал в нужное место к нужному моменту времени (как правило, не позже) и, по возможности, без серьезных искажений. Поэтому важно только взаимоотношения тактового сигнала в пределах одного периода и соответствующего информационного сигнала. Все остальное определяется протоколами взаимодействия кристаллов. Из этого следует, что для трассировки нам не важно, какой это такт Т1, Т2 или др., а важно когда должен переключиться информационный сигнал относительно тактового сигнала и рассматривать нужно только соотв. времена, т.е. для адреса Tdas, Tdah, для управления - Tcks, Tckh, для выходных данных Tos, Toh, входные данные на диаграмме не показаны. Tac теоретически можно учесть только для расчета Tos=Tclk-Tac, т.е. мы снова привяжемся к фронту тактов. Специально для ориентировки на диаграмме приведены линии привязки по тактовым фронтам.

[sff]

Cпасибо, вроде всё ясно.
Я уже вроде подобрал последовательные сопротивления чтобы и микросхемы не убились и по времени всё укладывалось. Буфер клоков решил таки не использовать.
Как сделаю макетик отпишу что получилось =)

Время rising edge, также как и falling edge определяется как время изменения уровня сигнала от 10 до 90% от номинала, т.е для 3,3В можно принять 0,3 - 3,0В.

Я как-то криво выразился, хотел спросить а в какой момент переход от 0.3 - 3.0 клока происходит съем данных? или это считать тоже не нужно, на то и дано setup и hold time?