Использование bidir портов Опции

[prom]

Такой вопросик возник по ходу работы. Может кто подскажет?

Есть бидир пин. Пусть его зовут data. Также есть два модуля (верилог) - в одном есть порт data (output), в другом порт data (input);

Можно ли подключить пин data к обоим модулям одним wire'ом??? при таком подключении ISE все компилирует и не матерится. Только вот в Assign Package Pins пин data выводится как output. А надо чтобы он был bidir (inout)

Если есть такая возможность, то как ее реализовать на верилоге

Если нет, тот как реализовать использование inout пинов в модулях без использования в них (модулях) inout портов???

Заранее спасибо

[cdg]

В модуле с выходным пином надо описать output с присвоением 'z' состояния, а на самом верхнем уровне data_hight_level должен быть описан как bidiractional

Код

module outputpin
...
  output wire data;
....
 
  assign data = (OutEnable) ? DATA : xx'hz;

endmodule

module inputpin
...
  input data;
...
endmodule

module hight_level
...
  inout data_hight_level;
....
   
outputpin my_component_outputpin(
                                                    .data(data_hight_level)
                                                    );

inputpin my_component_inputpin(
                                               .data(data_hight_level)
                                               );
   
endmodule
 

Никаких проблем быть не должно.

[prom]

В модуле с выходным пином надо описать output с присвоением 'z' состояния, а на самом верхнем уровне data_hight_level должен быть описан как bidiractional

Код

module outputpin
...
  output wire data;
....
 
  assign data = (OutEnable) ? DATA : xx'hz;

endmodule

module inputpin
...
  input data;
...
endmodule

module hight_level
...
  inout data_hight_level;
....
   
outputpin my_component_outputpin(
                                                    .data(data_hight_level)
                                                    );

inputpin my_component_inputpin(
                                               .data(data_hight_level)
                                               );
   
endmodule
 

Никаких проблем быть не должно.

пробовал этот вариант, все равно выводит как output

[cdg]

У меня это работает, правда ISE у меня нет, с Альтерой пока работаю, посему точней сказать не могу, в Synplify все синтезируется корректно, в ISE есть неплохие RTL-viewers, посмотрите, может с управлением что не так, и выход всегда включен, тогда точно такая ситуация будет, а вообще промоделировать не мешало-бы или хотябы в тот-же Synplify загнать код.