Spartan-3 JTAG, конфигурация Spartan-3 через JTAG Опции

[Andrey Filippov]

Прошлым летом я столкнулся с проблемой - не удавалось конфигурация Spartan-3 через JTAG и я так и не смог найти документацию. В схеме JTAG порт подключен к портам процессора, поэтому я не мог воспользоваться готовым софтом и/или кабелем для загрузки. Со Spartan-IIe, которые я использовал до этого, проблем не было - документации вполне хватало. После недели мучений я обнаружил, что в Spartan-3 Instruction Register имеет ширину 6, а не 5 бит. После этого все заработало. Сейчас я решил проверить - не появилась ли такая документация, где про это написано - и опять не нашел, даже зная что я ищу. Кто-нибудь с такой проблемой сталкивался? Или я плохо искал?

[3.14]

2 Andrey Filippov
А чем Вас конфигурирование в сбросе не устраивает?
Единственно, геморой с втыканием-вытыканием разъема, кстати, я свой LPT программер для Xilinx объединил с программатором AVR (STK200/300), один LPT - два программатора!

2 acex2
<...поэтому особых проблем с пониманием что к чему быть не должно...>
Хотя я VHDL уже и позабыл, но не раз замечал разницу в потоке SVF файлов и алгоритмов в BSDL.
Например BSDL на xc95216, процедура пограммирования:
"flow_program(array) " &
" Repeat 25920 " &
" (ISC_PROGRAM 17:$addr?,8:$last?,2:2 wait TCK 160)" &
" (ISC_PROGRAM 17:$addr,8:$last,2:2 wait TCK 160)" &
" loop min 1 max 32 ( " &
" (ISC_PROGRAM 17:$addr,8:$last,2:2 wait TCK 160 25:0*0,2:3*3:OST)),"&
Из которой я понял, что надо задвигать в SIR команду "ISC_PROGRAM", далее в SDR адрес и данные, задержка 160мкс, повторить вышеописанные действия, инкрементировать адрес и т.д.

В SVF же, следующая реализация:
Одинажды в SIR задвигается "ISC_PROGRAM", дплее в SDR задвигается адрес и данные, задержка, инкремент адреса и т.д. !?

[acex2]

Хотя я VHDL уже и позабыл, но не раз замечал разницу в потоке SVF файлов  и алгоритмов в BSDL.
...
Из которой я понял, что надо задвигать в SIR команду "ISC_PROGRAM", далее в SDR адрес и данные, задержка 160мкс, повторить вышеописанные действия, инкрементировать адрес и т.д.

Такое очень редко встречается, чтобы в BSDL файле прописывался алгоритм программирования. Обычно производители разделяют описание boundary-scan и реализацию алгоритмов по файлам BSDL и SVF. Поэтому в случае неоднозначности в описаниях я бы верил именно SVF.

Что касается алгоритма программирования, то он описывается стандартом IEEE 1532 и представляет собой ISC state-автомат в виде надстройки над стандартным TAP автоматом. Подробности можно найти в самом стандарте или в краткой форме в описаниях от производителей. У Xilinx, например, подробное описание алгоритма загрузки приводится в Platform User Guide отдельно по каждой платформе.

[Andrey Filippov]

У Xilinx, например, подробное описание алгоритма загрузки приводится в Platform User Guide отдельно по каждой платформе.

http://www.xilinx.com/bvdocs/userguides/ug_spartan3.htm
"The Spartan-3 FPGA family is described in the data sheet and application notes and does not have a separate User Guide" :-(
А xapp-ы то я все просмотрел ...

[acex2]

У Xilinx, например, подробное описание алгоритма загрузки приводится в Platform User Guide отдельно по каждой платформе.

http://www.xilinx.com/bvdocs/userguides/ug_spartan3.htm
"The Spartan-3 FPGA family is described in the data sheet and application notes and does not have a separate User Guide" :-(
А xapp-ы то я все просмотрел ...

Отдельного User Guide нет потому что Spartan-3 - это по сути тот же Virtex-II в дешевом варианте. Вам сюда:
http://www.xilinx.com/xlnx/xweb/xil_public...tegory=-1209831
Полный документ тянет за 10 Мег. Поэтому если нужна только глава по конфигурированию (около 500 Кб), то искать надо по ключевому слову "ug002_ch3.pdf". Например, копия была здесь: http://techwww.in.tu-clausthal.de/Dokument...D/ug002_ch3.pdf

[Andrey Filippov]

http://www.xilinx.com/xlnx/xweb/xil_public...tegory=-1209831
Полный документ тянет за 10 Мег...

Спасибо, там, действительно, 6-битный IR (в отличие от S2e) - как-то я это и прозевал.