altclkctrl в CYCLONE II кто имел дело? Опции

[Andr2I]

Попытался использовать altclkctrl. Подключил ее вход к одному выходу PLL, а выход на внешний пин - все работает. Сделал три входа и все три к той же PLL - Квартус 6.0 ругается - требует подключить два первых входа к clock pin (что такое?). Если делаю 4 входа и первых два к земле, а вторые два к выходу PLL - все опять хорошо. Что бы это значило?

Второй вопрос - какие ресурсы потребляет altclkctrl? Что это часть блока PLL или просто указание компилятору сделать у всех триггеров несколько тактовых входов и входы разрешения?

Может эту байду можно цеплять только на вход PLL (оно очень органично вписывается в картинку PLL, из pdf), но вроде написано -"A clock control block is a dynamic clock buffer that allows you to enable
and disable the clock network and dynamically switch between multiple
sources to drive the clock network." Про PLL молчок.

[v_mirgorodsky]

Stratix II и Cyclone II - два очень разных чипа. altclkctrl - есть просто абстракция на кусок кремния физически присутствующий в кристалле FPGA. При его проектировании были заложены определенные принципы функционирования и обойти их не возможно - в кристалле просто нет соответствующих роутинговых ресурсов.

К слову сказать, тактовые ресурсы в Cyclone II спроектированы не самым оптимальным образом. К примеру, PLL нельзя каскадировать, опроной частотой PLL может быть только тактовый сигнал, физически заведенный на определенный пин, для разных PLL эти пины разные и так далее.

Вывод - необходимо аккуратно изучать принципы функционирования выбранного кремния дабы не заложить в схему физически нереализуемых решений.