ATM в Е1 через FPGA, насколько это сложно? Опции

[Camelot]

Приветсвую всех,

вообщем задача реализовать на FPGA прием/передачу с нескольких АТМ соединенных с FPGA через UTOPIA с одной стороны и SDH STM-1 переходящий в Е1 CBR с другой стороны. С подобными вещами
раньше не сталкивался поэтому если что не правильно написал не пинайте. На FPGA нужно реализовать SDH framer, который будет мапить траффик туда-обратно, а также Inter-Working Functions.
Так вот, хотелось бы узнать на что стоит обратить внимание, какие сложности могут возникнуть при такой реализации, чтоб знать в каком направлении копать. И еще если есть рабочии ссылки на SDH (STM-1), E1 , IWF киньте плиз, а то посмотрел по форуму да и через гугл, не нашел ничего стоящего. Если не правильно описал задачу, прилагаю оригинал поверхностного описания какой имею:

The FPGA will be connected to various ATM (Asynchronous Transfer Mode) interfaces (via Utopia bus) and also raw physical connections to SDH STM-1 interfaces. A significant part of the work is to implement an SDH framer which will allow flexible mapping of both ATM traffic and E1 2.048Mb/s CBR circuits into the latter. The FPGA will also need to provide various Inter-Working Functions (IWFs) which map data between ATM and E1s. Some IWFs are standardised (like ATM Forum CES) and others are proprietary (like Abis compression). A DSP is also attached (via Utopia) which currently performs the IWFs in software between real G703 E1 interface and ATM. The intention is that the FPGA will allow us to cost effectively scale up the performance from just 8 E1s on the DSP to perhaps 63 E1s (an STM-1 full of VC-12s).

[Camelot]

Если правильно понимаю, мне придется реализовать на ПЛИСине несколько контроллеров UTOPIA (RX, TX, control signals) для связи с ATM. Для передачи данных наружу, заполняю 8 битный фифо данными от АТМ, далее передаю их на генератор фреймов (32 канала на 8 бита) и получаю поток шириной 256 бит с частотой 8КГц. Направляю этот поток в Shift регистер и по 1 пину выдаю его наружу с частотой 2048 МБит в сек (Е1). Таких Е1 у меня будет внутри плис до 64, т.е. на выходе я имею 64 Е1. Объединив их по 4 в Е2 а далее еще 4 в Е3 и далее в Е4 получаем скорость в 140 МБит в сек. Предполагаю по имевшейся у меня инфе что формирование этого потока будет снаружи ПЛИС. Прием данных выполняется в другой последовательности, т.е. на входе стоит тоже 256 бит сдвиг. рег., который выдает данные на фрейм аналайзер, далее с него данные идут в фифо и отдуда через UTOPIA на АТМ.
Буду признательным если знающие люди поправят ход моих мыслей или наведут на соответствующую литературу. Большой сенкс