ПЛИС и ошибки в памяти, Думаю вот над проектом исправления ошибок в памяти с помощью плисины Опции

[araglin]

Здравствуйте. Я совсем начинающий разработчик. Хотел бы с вами посоветоваться по поводу следующего проекта:

цель - обеспечить исправление одиночных и обнаружение двойных ошибок (SECDED) в микросхемах ОЗУ. Для этого предполагается использование кода Хемминга. Реализацию на ПЛИС от Xilinx'a нашел.
Выглядеть, как мне кажется, этому лучше всего так: для внешнего задатчика моя система ничем не будет отличаться от обычной ИС памяти, кроме 4-х дополнительных сигналов, указывающих на обнаруженную ошибку. В дальнейшем можно будет ввести дополнительное исправление ошибки внутри системы. Задатчик общается с системой точно также как с обычной микросхемой статического ОЗУ.
Внутри система представляет собой плис и две схемы памяти - в одной из которых будет находиться информация, а в другой - биты коррекции. Примерный код (на VHDL) я нашел в интернете. Вроде бы приобразовать его под свои нужды не очень сложно. Схемы памяти предположительно будут Самсунг K6R4008V1D 512Kx8 3.3В (в одной из них будут использоваться не все 8 разрядов, а только 5 - биты коррекции). ПЛИС - предположительно пр-ва Xilinx технологии CPLD - CoolRunner-II или лучше 9500XL.

Вроде бы всё это может заработать. Проблема только в том, что практического опыта у меня мало. Если знаете о каких-либо "подводных" камнях в такой конфигурации, большая просьба - расскажите. Также интересуют любые замечания и советы.

Теперь что касается ПО для проекта. Для отладки кода выбрал modelsim, для синтеза - leonardo spectrum. Ни того, ни другого у меня нет Под словом 'выбрал' подразумеваю - выбрал для поиска. Также очень интересуют возможные альтернативы. С прошивкой полученного кода в ПЛИС обещали помочь.

Спасибо за внимание!

Сообщение отредактировал araglin - Dec 28 2006, 18:29

[Doka]

насчет ПО: с сайта xilinx скачиваете бесплатный WebPack - там и синтезатор и симулятор(как свой, так и урезанный модельсим) и прочее для получения в конечном итоге битового потока конфигурации плис есть. (поскольку в любом случае, даже имея синтезатор и симулятор, без натиного софта производителя для раскладки в кристалл и разводки - ну совсем никуда)

для того чтобы загнать битовый поток в плис можете использовать следующую схему:
http://www.xilinx.com/support/programr/jtag_cable.pdf


по поводу выбора семейства можно сказать так: поставьте софт и поиграйтесь там с синтезом имеющегося у вас кода под различные семейства - вот и посмотрите во что (по использованным ресурсам) выливается ваш проект.

[sergey256]

По самому проекту - возможно следует предусмотреть резервирование. Если причиной сбоев памяти будут внешние воздействия, то собъется и память в Xilinx, что погубит всю память(доступ к ней просто будет невозможен). У Altera (Stratix) есть возможность встроенными средствами проверять целостность внутренней памяти, как обстоят дела у Xilinx я не знаю.