Программируемая задержка на CycloneII Опции

[Andr2I]

Есть очень горячее желание сделать на CycloneII программируемую задержку шаг которой определяется задержкой одного элемента lcell. Предполагается сделать длинную "колбасу" из lcell (штук 100) и монстроподобный коммутатор (его составляющие тоже надо учесть в задержке).
Понятно, что лучше взять Спартан (там все уже сделано), но не хочется переходить и да и "жаба душит".
Понятно, что задержка будет меняться от чипа к чипу и при изменении температуры - предполагается ввести периодическую калибровку кварцованным периодом тактовой частоты.
Ну и также понятно, что кто-то над такой идеей уже думал и возможно попытался реализовать. Было бы очень интересно услышать.

P.S. Прекрасно понимаю, что шаг регулировки будет немного разным (оптимистичная оценка 10%) и сильно зависеть от размещения на кристалле. Раньше не пробовал, но читал что место расположения элементов можно зафиксировать - возможно это еще один подводный камень - будет Квартус плакаться и работать не даст.

С уважением, Андрей

[5pm]

В настоящее время мне приходится решать очень похожую задачу: есть несколько(порядка десяти) каналов по которым поступают сигналы с детекторов с длительностью порядка 10-70 нс, требовалось cделать управляемую задержку и формирователь длительности выходного сигнала для каждого канала. Для создания блока задержки я использовал 128-разрядный сдвиговый регистр и цепочку из 127 lсell'ов. Для правильной работы единичный бит заносился только в один разряд регистра. Длинна цепочки, через которую пропускался сигнал зависела от номера разряда регистра:

0-й разряд - сигнал будет пропущен через 127 lcell'ов
1-й разряд - сигнал будет пропущен через 126 lcell'ов
......
127-й разряд - сигнал будет пропущен через 0 lcell'ов

В процессе разработки было выполнено моделирование с реальными задержками, которое показало высокую дифференциальную нелинейность зависимости общего времени задержки(T) от номера номера выбранного разряда в управляющем регистре(N). В для разных значений N увеличение задержки составляло от 0.3 до 1.8 нс на каждый шаг. В тоже время среднее время, добавляемое одним шагом задержки составило ~0.7 нс.

Кроме моделирования были произведены оценочные измерения с помощью осциллографа и микросхемы ALTERA EP1C12F324C8. Они подтвердили общую "тенденцию" наблюдавшуюся в модели. Кроме того наблюдался джиттер выходного сигнала с разбросом порядка 2% от величины на которую в данный момент задерживался сигнал. Тривиальное измерение температурной стабильности дало отклонение в 0.1% на каждый градус цельсия.

Также были выполнены наблюдения сигнала, задержанного на Stratix'e, с ней я пока возился совсем мало, но первое что бросилось в глаза - ждиттер у нее больше, чем на первом циклоне.

[-=Vitaly=-]

Здравствуйте Уважаемые!!!

Код

module delay ( clk_in ,clk_out ,DATA ,nWE );  
    
localparam WIDTH=16;
    
output clk_out;
reg clk_out /* synthesis syn_keep=1 alspreserve=1 */;

input clk_in;
wire clk_in;
input [WIDTH-1:0] DATA;
wire [WIDTH:0] DATA;
input nWE;
wire nWE;
reg [WIDTH:0] sel;

always@(posedge clk_in)
    begin
    if (nWE)
        sel<=DATA;
    end    

always@*
begin    
case(sel)
    16'h 0000: clk_out<=clk_in /* synthesis syn_keep=1 alspreserve=1 */;    
    16'h 0001: clk_out<=!(!clk_in) /* synthesis syn_keep=1 alspreserve=1 */;
    16'h 0002: clk_out<=!(!(!(!clk_in))) /* synthesis syn_keep=1 alspreserve=1 */;
        .................................................................
    default: clk_out<=1'b1;
endcase
end
    
endmodule

Подскажите как сделать то же самое (т.е задержку на инверторах), но чтобы синплифай не оптимизировал и не выкидывал цепочку инверторов. А если подскажете как заменить case на for или generate, то огромное спасибо и высочайший