Проблема со Spartan3, Программируется XC3S200 Опции

[sergeeff]

Получили новую плату, на которой стоит XC3S200. Программируется от процессора в режиме Slave Parallel.
В Xilinx ISE сделали простейший проект - на одну ногу, объявленную как вход - подаем импульсы. Через инвертор транслируем этот сигнал в FPGA на выходной pin. Получаем bin file, грузим его в FPGA (по окончании загрузки получаем сигнал DONE). Смотрим на выходном pin'e - глухо висит "1".

Может есть какие мысли у знатоков Xilinx'a?

[BSV]

Проверьте:
1) PROG в '0' нужно держать не менее 0,3 us
2) После INIT = '1' нужно подождать не менее 0,5 us
3) Частота CCLK не более 20MHz, если битстрим - с компрессией

Проверять INIT после каждого бита бессмысленно, судя по диаграмме в даташите он вообще только в конце программирования проверяется. Так что похоже, что пока Вы туда целиком битстрим не зальете INIT меняться и не будет.

В порте 0x311 можно отдельные биты настраивать на вход и выход?

Что значит - не работает? (зависает? проваливается до конца и не появляется DONE? другое...)

while ((inportb(0x311)&0x04)==1) asm nop;
Если тестируемый вход не примет нужное значение - программа здесь зависнет, желательно предусмотреть выход из этого цикла по таймеру (счетчику).

[disel]

Проверьте:
1) PROG в '0' нужно держать не менее 0,3 us
2) После INIT = '1' нужно подождать не менее 0,5 us
3) Частота CCLK не более 20MHz, если битстрим - с компрессией

Да, все выполняется.

Проверять INIT после каждого бита бессмысленно, судя по диаграмме в даташите он вообще только в конце программирования проверяется. Так что похоже, что пока Вы туда целиком битстрим не зальете INIT меняться и не будет.

Диаграмму эту я видел. Но в файле http://www.plis.ru/pic/pict/File/spartan2_rus.pdf написано, что контрольная сумма проверяется в процессе конфигурации. Отсюда и проверка INIT_B.

В порте 0x311 можно отдельные биты настраивать на вход и выход?

Да. Оттуда читаются DONE, INIT_B, BUSY

Что значит - не работает? (зависает? проваливается до конца и не появляется DONE? другое...)

Если задаю параллельный режим то после загрузки файла прошивки и установки RDWR_B и CS_B в единицу, INIT_B стоит в единице, BUSY возвращается в единицу. А DONE в единице не встает. Т.е. CRC-ошибки вроде бы нет.
Если задаю последовательный режим, то на выходе DOUT(BUSY) всегда единица. Вне зависимости от входных данных.
Начал грешить на вход CLK. Переключил в режим мастер, на CCLK есть тактовая, значит ножка жива.

while ((inportb(0x311)&0x04)==1) asm nop;
Если тестируемый вход не примет нужное значение - программа здесь зависнет, желательно предусмотреть выход из этого цикла по таймеру (счетчику).

Это еще отладка, а не боевой вариант программы

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?
Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

ps. хотел прицепить рисунок, не получилось. говорят нет прав.

[BSV]

написано, что контрольная сумма проверяется в процессе конфигурации. Отсюда и проверка INIT_B.

Но через каждый бит проверять - это все же чересчур...

Если задаю параллельный режим то после загрузки файла прошивки и установки RDWR_B и CS_B в единицу, INIT_B стоит в единице, BUSY возвращается в единицу. А DONE в единице не встает. Т.е. CRC-ошибки вроде бы нет.
Если задаю последовательный режим, то на выходе DOUT(BUSY) всегда единица. Вне зависимости от входных данных.
Начал грешить на вход CLK. Переключил в режим мастер, на CCLK есть тактовая, значит ножка жива.

Давайте сначала с одним режимом разберемся - я пользовал только Slave Serial, поэтому его и предлагаю мучать. Итак, зачем Вам проверять состояние DOUT - этот выход вроде используется только при Daisy Chain.

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?

Что-то я там такого не нашел.

Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

Все правильно, ставится подтягивающий резистор на питание, а нуль для PROG - активное состояние.
Обратите внимание, что INIT - двунаправленный!!! сигнал, удерживая его в нуле можно задерживать конфигурацию.

Еще про DONE - его фронт после конфигурации должен укладываться в период CCLK, иначе нужно либо уменьшать сопротивление подтягивающего резистора, либо использовать DriveDone "Yes" при генерации битстрима.

[disel]

Давайте сначала с одним режимом разберемся - я пользовал только Slave Serial, поэтому его и предлагаю мучать. Итак, зачем Вам проверять состояние DOUT - этот выход вроде используется только при Daisy Chain.

DOUT я проверяю чтобы определить принимает ли микросхема данные. Возможно не работает ножка CCLK на вход. Если она сдохла, как раз такая картина и будет. Т.е. микросхема перешла в режим конфигурации и ждет данных, но их нет. Как выход я ее проверял, переключил в мастер-режим.
А нужно ли включать какие либо опции при компиляции, чтобы задействовать выход DOUT при конфигурации? Или он всегда работает?

Может подскажете еще такой вопрос:
В режиме slave parallel в даташите на spartan3 изображено что в микросхему загружаются N+1 байт. Что это означает?

Что-то я там такого не нашел.

Прикрепляю рисунок из даташита.

Еще у xilinx есть xapp502. К нему прилагаются исходники для cpld на vhdl, и код на СИ для микроконтроллера. Так в VHDL-коде ножка PROG_B имеет либо Z-состояние, либо в нуле. С чем это может быть связано? Вроде бы это обычная входная нога. Там правда написано, что это для virtex и spartan2.

Все правильно, ставится подтягивающий резистор на питание, а нуль для PROG - активное состояние.

Я передаю не третье состояние, а просто единицу. Но это не криминал.

Обратите внимание, что INIT - двунаправленный!!! сигнал, удерживая его в нуле можно задерживать конфигурацию.

Да, я это уже понял. Сначала не обратил внимание. Сейчас я его только читаю.

Еще про DONE - его фронт после конфигурации должен укладываться в период CCLK, иначе нужно либо уменьшать сопротивление подтягивающего резистора, либо использовать DriveDone "Yes" при генерации битстрима.

Спасибо, не знал, учту на будующее. Сейчас генерация всех управляющих сигналов, включая клок выполняется по ISA шине через регистры ввода\вывода. Там такие скорости, что фронты не критичны.
Начал грешить на микросхему, может кто-то из ног барахлит. В понедельник еще одну плату спаяют, на свежей проверю.

Эскизы прикрепленных изображений

 

[BSV]

DOUT я проверяю чтобы определить принимает ли микросхема данные. Возможно не работает ножка CCLK на вход. Если она сдохла, как раз такая картина и будет. Т.е. микросхема перешла в режим конфигурации и ждет данных, но их нет. Как выход я ее проверял, переключил в мастер-режим.
А нужно ли включать какие либо опции при компиляции, чтобы задействовать выход DOUT при конфигурации? Или он всегда работает?

По моим представлениям пока микросхема свою часть данных не заглотит, на DOUT ничего не появится. Это нужно для загрузки нескольких ПЛИС в цепочке. Если бы на DOUT микросхемы что-либо появлялось до завершения ее загрузки, то во все микросхемы в цепочке загружалась бы одна и та же прошивка. При последовательных режимах DOUT должен работать всегда.

Прикрепляю рисунок из даташита.

Ну, тогда уж N+2 байта (0 .. N+1) . По моему, это просто чтобы показать порядок следования байт.

Там такие скорости, что фронты не критичны.

Это для Вас они не критичны, а для микросхемы очень даже критичны - нога DOUT - тоже двунаправленная, все микросхемы в цепочке следят за ее состоянием и переходят в рабочий режим почти одновременно, когда DONE становится 1.