Учет внутренних цепей пина (от шарика BGA до кристалла), Оптимальное выравнивание длин цепей памяти DDR Опции

[VslavX]

В данный момент трассируется плата с DDR-400. По аппнотам производителя контроллера памяти рекомендуется выравнивание цепей на плате в группах данных с точностью не хуже 25 милс. Но сам корпус чипа довольно большой - BGA 35x35 мм и некоторые ножки в группах разнесены достаточно далеко.
В различных других аппнотах (от производителей памяти, например) пишут что надо учитывать длину проводников внутри микросхем - от контакта внешнего корпуса до собственно кристалла. А где следует взять данные о внутренней длине пинов? Такой информации в явном виде производитель не дает. Вероятно, эти данные возможно вычислить из паразитных параметров из IBIS модели? HyperLynx, например, похоже что-то подобное вытаскивает из IBIS при моделировании - эффективная длина до согласующего резистора оказывается больше явно указанной на модели.
Каким образом эту внутренюю длину пинов следует учесть? Задать предварительные параметры цепей, получить общую эффективную длину предварительным моделиорванием и потом использовать ее при трассировке? Или предварительно отказаться от точного выравнивания цепей и выравнивать уже на финише с моделированием и с подгонкой общего времени распространения, а не тупо по длине.
Как "правильнее" делается в таких случаях?

[Major]

Делаю разводку DDR2.
HL и Protel не учитывают толщину слоев диэлектрика внутри платы. А у меня в нутри группы есть сишналы которые переходят со слоя на слой.
Согласование 25mil = 0.635мм.
Вопрос:
1. В каких софтинах можно получить список длин цепей с учетом stackup?
2. Насколько время распространения сигнала в ПО отличатеся от микроролоска такой же длины? (вопрос о том надо ли вообще учитывать длинну ПО).

[Yuri Potapoff]

Делаю разводку DDR2.
HL и Protel не учитывают толщину слоев диэлектрика внутри платы.

Учимтывают. Описание стека слоев, это первое и главное, что вы должны сделать.