реклама на сайте
подробности

 
 
> Spartan2, DLL, модели
Little_boo
сообщение Feb 1 2007, 11:40
Сообщение #1


Частый гость
**

Группа: Свой
Сообщений: 123
Регистрация: 7-08-06
Пользователь №: 19 372



Два вопроса:

1) Как синхронизовать внешний клок и внутренний на этой ПЛИС? По документации обещают разброс в 3,3нс. Но реально выводя сигнал с ноги и сравнивая его на входе я вижу 4-5нс. Это много. Попытки выровнять фронты, вставляя задержку в цепь клока и обратной связи в ДЛЛ ни к чему не привели.

2) Как мне кажется ПОСТ-ФИТ модель, должна реально отражать задежки ПЛИС. Чего не происходит. В пост фит модели, я наблюдаю задерзжки порядка 100пс - смех. В то время реально получается нечколько нс. Как с этим боротся.

Ещё один вопрос родился.

Зачастую прошивка не совпадает в моделями. Это нормально? И кто в этом виноват: Я, ПЛИС, САПР?

Заранее спасибо.
Go to the top of the page
 
+Quote Post
 
Start new topic
Ответов
Boris_TS
сообщение Feb 1 2007, 16:41
Сообщение #2


Злополезный
****

Группа: Свой
Сообщений: 608
Регистрация: 19-06-06
Из: Russia Taganrog
Пользователь №: 18 188



Цитата(Little_boo @ Feb 1 2007, 11:40) *
1) Как синхронизовать внешний клок и внутренний на этой ПЛИС? По документации обещают разброс в 3,3нс. Но реально выводя сигнал с ноги и сравнивая его на входе я вижу 4-5нс. Это много. Попытки выровнять фронты, вставляя задержку в цепь клока и обратной связи в ДЛЛ ни к чему не привели.


Мне не очень понятна ситуация с которой вы боретесь, опишите ее по подробнее. (откуда взялся Clock и через куда его пропустили)

Посмотрите http://direct.xilinx.com/bvdocs/publications/xapp174.pdf (Using DLL in Spartan-II FPGAs) - вотзможно он вас наведет на решение вашей проблеммы.
Если я правильно понял, то подобный вашему случай изображен на Figure 11: DLL Deskew ob Board Level Clock Between Multiple Startan-II Devices.
Go to the top of the page
 
+Quote Post
Little_boo
сообщение Feb 1 2007, 16:49
Сообщение #3


Частый гость
**

Группа: Свой
Сообщений: 123
Регистрация: 7-08-06
Пользователь №: 19 372



Цитата(Boris_TS @ Feb 1 2007, 16:41) *
Мне не очень понятна ситуация с которой вы боретесь, опишите ее по подробнее. (откуда взялся Clock и через куда его пропустили)

Посмотрите http://direct.xilinx.com/bvdocs/publications/xapp174.pdf (Using DLL in Spartan-II FPGAs) - вотзможно он вас наведет на решение вашей проблеммы.
Если я правильно понял, то подобный вашему случай изображен на Figure 11: DLL Deskew ob Board Level Clock Between Multiple Startan-II Devices.


Поссылке у меня не ПДФ. И без картинки. glare.gif

Я использую DLL. С него клок развожу по ПЛИС и на ногу. С ноги на анилизатор. И на анализатор ногу, по которой клок заходит в ПЛИС. Разница полчается 5нс. Я пытаю её уменьшить, встявляя задержу в цепь клока с целью сдвинуть его на такт - не выходит.
Go to the top of the page
 
+Quote Post
Boris_TS
сообщение Feb 1 2007, 17:42
Сообщение #4


Злополезный
****

Группа: Свой
Сообщений: 608
Регистрация: 19-06-06
Из: Russia Taganrog
Пользователь №: 18 188



Цитата(Little_boo @ Feb 1 2007, 16:49) *
Поссылке у меня не ПДФ. И без картинки. glare.gif

Извиняюсь за битую ссылку, привильная http://direct.xilinx.com/bvdocs/appnotes/xapp174.pdf
Go to the top of the page
 
+Quote Post



Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 22nd July 2025 - 12:37
Рейтинг@Mail.ru


Страница сгенерированна за 0.0166 секунд с 7
ELECTRONIX ©2004-2016