Spartan2, DLL, модели Опции

[Little_boo]

Два вопроса:

1) Как синхронизовать внешний клок и внутренний на этой ПЛИС? По документации обещают разброс в 3,3нс. Но реально выводя сигнал с ноги и сравнивая его на входе я вижу 4-5нс. Это много. Попытки выровнять фронты, вставляя задержку в цепь клока и обратной связи в ДЛЛ ни к чему не привели.

2) Как мне кажется ПОСТ-ФИТ модель, должна реально отражать задежки ПЛИС. Чего не происходит. В пост фит модели, я наблюдаю задерзжки порядка 100пс - смех. В то время реально получается нечколько нс. Как с этим боротся.

Ещё один вопрос родился.

Зачастую прошивка не совпадает в моделями. Это нормально? И кто в этом виноват: Я, ПЛИС, САПР?

Заранее спасибо.

[Boris_TS]

1) Как синхронизовать внешний клок и внутренний на этой ПЛИС? По документации обещают разброс в 3,3нс. Но реально выводя сигнал с ноги и сравнивая его на входе я вижу 4-5нс. Это много. Попытки выровнять фронты, вставляя задержку в цепь клока и обратной связи в ДЛЛ ни к чему не привели.

Мне не очень понятна ситуация с которой вы боретесь, опишите ее по подробнее. (откуда взялся Clock и через куда его пропустили)

Посмотрите http://direct.xilinx.com/bvdocs/publications/xapp174.pdf (Using DLL in Spartan-II FPGAs) - вотзможно он вас наведет на решение вашей проблеммы.
Если я правильно понял, то подобный вашему случай изображен на Figure 11: DLL Deskew ob Board Level Clock Between Multiple Startan-II Devices.

[Little_boo]

Мне не очень понятна ситуация с которой вы боретесь, опишите ее по подробнее. (откуда взялся Clock и через куда его пропустили)

Посмотрите http://direct.xilinx.com/bvdocs/publications/xapp174.pdf (Using DLL in Spartan-II FPGAs) - вотзможно он вас наведет на решение вашей проблеммы.
Если я правильно понял, то подобный вашему случай изображен на Figure 11: DLL Deskew ob Board Level Clock Between Multiple Startan-II Devices.

Поссылке у меня не ПДФ. И без картинки.

Я использую DLL. С него клок развожу по ПЛИС и на ногу. С ноги на анилизатор. И на анализатор ногу, по которой клок заходит в ПЛИС. Разница полчается 5нс. Я пытаю её уменьшить, встявляя задержу в цепь клока с целью сдвинуть его на такт - не выходит.

[andrew_b]

Я использую DLL. С него клок развожу по ПЛИС и на ногу. С ноги на анилизатор. И на анализатор ногу, по которой клок заходит в ПЛИС. Разница полчается 5нс.

"Ну, это нормально".

Я пытаю её уменьшить, встявляя задержу в цепь клока с целью сдвинуть его на такт - не выходит.

Ну что вы как на допросе. Инфу надо клещами вытаскивать. Как вы эту задержку делаете. И главное, зачем вы это делаете?

[Little_boo]

Ну что вы как на допросе. Инфу надо клещами вытаскивать. Как вы эту задержку делаете. И главное, зачем вы это делаете?

Я патался вставить в цепь между входными BUFG и DLL задержку (логические вентили). Потом пытался с выхода DLL вставить их в цепь обратной связи.

А мучения ради того, что бы сравнять фронты клока на входе и выходе(в нутри ПЛИС).

Поссылке у меня не ПДФ. И без картинки.

Извиняюсь за битую ссылку, привильная http://direct.xilinx.com/bvdocs/appnotes/xapp174.pdf

Я подключая DLL как на этой картинке внизу. Не очень понимаю зачем там сверху столько понакручено. К томежу в ПЛИС всего 4 BUFG, а мне парочка нужна для пары важных сигналов. Не понятно для 4-х ДЛЛ можно было побольше буферов сделать.

[Boris_TS]

К томежу в ПЛИС всего 4 BUFG, а мне парочка нужна для пары важных сигналов. Не понятно для 4-х ДЛЛ можно было побольше буферов сделать.

Ну вот и они так подумали, и в Spartan-2E добавили еще 4 входных буффера для обратных связей DLL.


Вы может воспользоваться схемой с Figure 10 (в точности).
Или, если вам необходимо по каким-то причинам внутреннуй CLK сдвинуть на опережение входного (ровно на задержку выходного буфера + трассировочных ресурсов), то возьмите только один DLL (по Figure 10 верхний из двух) и вставьте BUFG (от которого питаются внутренние узлы ПЛИС) в ответвление перед OBUF.

Но мне все равно как-то не понятно зачем это надо. Поэтому не могу подсказать точное решение. А если учесть, что DLL добавляет jitter (для некоторых систем неприемлемо большой), то совсем становиться не интересно. Если у вас не выйдет желаемое, попробуйте подробней описать, что и главное зачем вам недо.

Я не знаю в курсе вы или нет: FPGA editor, может добавлять тестовые выходы различных сигналов ПЛИС на выходные ножки (указывая при этом задержку от источника сигнала до выходного блока, при +25С), разводка ПЛИС при этом не меняется, что позволяет отлаживать тяжелые случаи. Может еще где и пригодится эта методика.

[Little_boo]

Вы может воспользоваться схемой с Figure 10 (в точности).
Или, если вам необходимо по каким-то причинам внутреннуй CLK сдвинуть на опережение входного (ровно на задержку выходного буфера + трассировочных ресурсов), то возьмите только один DLL (по Figure 10 верхний из двух) и вставьте BUFG (от которого питаются внутренние узлы ПЛИС) в ответвление перед OBUF.

Не очень понял, что при этом получится...
На 10-том обратная связи идет с наружи ПЛИС... у меня такой цепи нет. У меня схема соответствует нижнему случаю на 10-том рисунте, т.е. всего 1 ДЛЛ. Внешних устройств с клока ПЛИС я не питаю.

Я не знаю в курсе вы или нет: FPGA editor, может добавлять тестовые выходы различных сигналов ПЛИС на выходные ножки (указывая при этом задержку от источника сигнала до выходного блока, при +25С), разводка ПЛИС при этом не меняется, что позволяет отлаживать тяжелые случаи. Может еще где и пригодится эта методика.

нет не знаю... я это вручную делаю.