Глобальные тактовые сигналы, особенности использования Опции

[admin]

В каждом плисе есть входы глобальных тактовых сигналов (Global Clock1,2...)
Есть входы FAST (FAST1,2,3..). Количество зависит от размеров и наворотв ПЛИС.

Вопрос в следующем.
Если я хочу создать гибкую схему, стоит ли делать запитывания глобальных клоков с I/O ног самой плисины?

Или при разведении внутри самой плис синтезатор выберет сам оптимальный путь включения линии глобального тактирования?

Может ли одна и таже цепь глобального тактирования разделяться на несколько подцепей?

В Альтере в ПЛИС с PLL тактовый сигнал для, скажем, умножения заводиться строго на определенный GCLK. При этом некоторые линии уже использовать нельзя.
В AHDL вроде есть возможность. есть оператор: GLOBAL

Если так, то зачем тогда входы глобального тактирования выведены отдельно и стоят особняком.

[admin]

поднимаю еще раз тему.
можно ли использовать быстрых тактовых сигналов больше чем глобальных тактовых линий?
как альтера будет это все разводить?

мы пробовали, когда получали хороших результат, когда ничего не работало. просто не было сигнала и все. хотя цепи были заведены.
Среда Quartus.

Просто хотим использоать плис с 4мя глобальными тактовыми сигналами, но тактовых входов может быть больше, скажем 8.

Вариант, завести все clock на IO, IO вывести и звести на GCLK.

Проект сам пока еще не доведен, проверить пока не можем.
Проблемы как правило начинаются, когда кристал загружен на 80-90%.

Хотелось бы ясность получить. Что происходит и как они глобальные тактовые разводятся.

[Инженер]

поднимаю еще раз тему.
можно ли использовать быстрых тактовых сигналов больше чем глобальных тактовых линий?
как альтера будет это все разводить?

мы пробовали, когда получали хороших результат, когда ничего не работало. просто не было сигнала и все. хотя цепи были заведены.
Среда Quartus.

Просто хотим использоать плис с 4мя глобальными тактовыми сигналами, но тактовых входов может быть больше, скажем 8.

Вариант, завести все clock на IO, IO вывести и звести на GCLK.

Проект сам пока еще не доведен, проверить пока не можем.
Проблемы как правило начинаются, когда кристал загружен на 80-90%.

Хотелось бы ясность получить. Что происходит и как они глобальные тактовые разводятся.

Глобальные никак не разводятся, они идут через все макроячейки. И теоретически (да и практически) сигнал, поданый на Глобальный вход, достигает всех макроячеек одновременнои занимает при этом всего одну линию в микросхеме.

[Barbarossa]

Глобальные никак не разводятся, они идут через все макроячейки. И теоретически (да и практически) сигнал, поданый на Глобальный вход, достигает всех макроячеек одновременнои занимает при этом всего одну линию в микросхеме.

Вообще-то не совсем так. Хоть глобальные сигналы и идут через все макроячейки, но длина линий связи все-таки разная, и задержки тоже будут разные.

[Gorby]

Глобальные никак не разводятся, они идут через все макроячейки. И теоретически (да и практически) сигнал, поданый на Глобальный вход, достигает всех макроячеек одновременнои занимает при этом всего одну линию в микросхеме.

Вообще-то не совсем так. Хоть глобальные сигналы и идут через все макроячейки, но длина линий связи все-таки разная, и задержки тоже будут разные.

Как бы да. Но разброс времен прихода глобального клока на все триггеры устройства на порядок меньше задержки на одном уровне логики (грубо, на одном логическом элементе). Поэтому проектируя ФПГА можно считать глобальный клок одинаковым для всех. Вот в ASICах, там другое дело, там клок имеет задержки распространения, сравнимые с логичеким. Ну так там и софт совсем другой для проектирования используется, это его задача следить за таймингами.

[DmitryR]

Глобальные никак не разводятся, они идут через все макроячейки. И теоретически (да и практически) сигнал, поданый на Глобальный вход, достигает всех макроячеек одновременнои занимает при этом всего одну линию в микросхеме.

Вообще-то не совсем так. Хоть глобальные сигналы и идут через все макроячейки, но длина линий связи все-таки разная, и задержки тоже будут разные.

Как бы да.

IMHO это неверно для современных FPGA - в них применены специальные средства для ликвидации скоса в глобальных линиях, что подтверждается статическим временным анализом.