Зачем нужны PULL_UP, PULL_DOWN резисторы. Опции

[-=Vitaly=-]

Здравствуйте.

Зачем собственно их вешают??

Имею схему, пытаюсь в нее вьехать. НА SPI сигналах MOSI,MISO, которые приходят в плис стоит пул даун?? На чип-селектах формируемых плис для периферии стоят либо пул-ап, либо пул-даун??.
К чему они??? Если все выходы плис стоят как СМОS 3.3 ??
Почему нельзя обойтись обычными 0 или 1 на ножку??

Надо сделать спи- мастером плис, что мне тоже выводы с пул-ап делать???
Спасибо

[vmp]

Здравствуйте.

Зачем собственно их вешают??

Имею схему, пытаюсь в нее вьехать. НА SPI сигналах MOSI,MISO, которые приходят в плис стоит пул даун?? На чип-селектах формируемых плис для периферии стоят либо пул-ап, либо пул-даун??.
К чему они??? Если все выходы плис стоят как СМОS 3.3 ??
Почему нельзя обойтись обычными 0 или 1 на ножку??

Надо сделать спи- мастером плис, что мне тоже выводы с пул-ап делать???
Спасибо

1. Чтобы не получить плавающие уровни на CMOS-выводах. Эти уровни приводят к разным нехорошестям типа повышенного тока потребления, паразитной генерации (редко) и т.д. Хорошим тоном в схемотехнике является использование в таких случаях pull-up'ов или bus keeper'ов.
2. Чтобы доопределить потенциал вывода (до лог 0 или 1) при выключенных передатчиках (третьем состоянии).

В твоем случае нужно как минимум доопределить MISO, чтобы эта линия не болталась в воздухе при всех CS = 1. Если в твоей ПЛИС в несконфигурированном состоянии отсутсвуют подтяжки, то надо обязательно подтянуть еще и CS (чтобы избежать самопроизвольной выборки слейвов) и желательно MOSI (чтобы не болтался).
Примечание: в FPGA от Altera подтяжки присутствуют. Про другие фирмы не знаю.

[-=Vitaly=-]

Здравствуйте.

Зачем собственно их вешают??

Имею схему, пытаюсь в нее вьехать. НА SPI сигналах MOSI,MISO, которые приходят в плис стоит пул даун?? На чип-селектах формируемых плис для периферии стоят либо пул-ап, либо пул-даун??.
К чему они??? Если все выходы плис стоят как СМОS 3.3 ??
Почему нельзя обойтись обычными 0 или 1 на ножку??

Надо сделать спи- мастером плис, что мне тоже выводы с пул-ап делать???
Спасибо

1. Чтобы не получить плавающие уровни на CMOS-выводах. Эти уровни приводят к разным нехорошестям типа повышенного тока потребления, паразитной генерации (редко) и т.д. Хорошим тоном в схемотехнике является использование в таких случаях pull-up'ов или bus keeper'ов.
2. Чтобы доопределить потенциал вывода (до лог 0 или 1) при выключенных передатчиках (третьем состоянии).

В твоем случае нужно как минимум доопределить MISO, чтобы эта линия не болталась в воздухе при всех CS = 1. Если в твоей ПЛИС в несконфигурированном состоянии отсутсвуют подтяжки, то надо обязательно подтянуть еще и CS (чтобы избежать самопроизвольной выборки слейвов) и желательно MOSI (чтобы не болтался).
Примечание: в FPGA от Altera подтяжки присутствуют. Про другие фирмы не знаю.

Спасибо!!

Если я правильно понял если я ничего не передаю MISO и MOSI должны быть подтянуты к 0, т.е использовать пулл даун. Но эту подтяжку я могу сделать как внешней так и в плисе. А SCLK подтянуть к 1 и тоже можно либо в плисе, либо снаружи. А в плисе в случае внешней подтяжки все сигналы в отсутствии передачи должны быть в Z-состоянии??

Сообщение отредактировал -=Vitaly=- - Feb 15 2007, 15:24