Переход от Capture+Layout к Allegro PCB?, Некоторые проблемы и вопросы Опции

[bsp]

Просьба помочь! До сих пор активно использовал Orcad Capture для создания принципиальных схем с дальнейшей передачей трассировщикам ( они работают в Layout ), а также для моделирования узлов. При необходимости сам раскладывал некоторые узлы или платы в Layout. Сейчас появилась необходимость проводить анализ целостности сигналов ( Signal Integrity ). Попробовал для этого использовать Allegro PCB 15.2. В нем привлекает знакомый интерфейс для ввода принципиальных схем и вроде-бы совместимость с наработанными ранее Orcad'овскими схемами. Но при установке пакета возник вопрос - какие модули и в каком варианте надо использовать. Попытка разобратся по документации позорно провалилась - по какому-нибудь описанию Design Flow все вроде-бы ясно, а начинаешь запускать разные модули - ощущение, что там есть и целые наборы модулей, и отдельные програмы и все это в разных вариантах и разных названий. Конечно, родной Orcad'ообразный ввод запустил, набросал схему, если для Layout'а, так и все можно подготовить. Но для окончательной проверки разведенной платы на Signal Integrity надо использовать другой разводчик ( или может мне это показалось? ). Для него надо уже в Orcad'у указать footprint'ы, а как легко и просто найти, открыть и посмотреть их библиотеки ( и что для этого надо установить ) - непонятно.

[Paul]

Неоднократно елались проекты такой и более плотности. Никаких проблем не возникало. Основное требование - корректное описание компонентов: нет повторяющихся имен (кроме пинов питания), отдельно описаны пины NC, имеется полное соответствие количества и наименования пинов схематики и корпуса (т.е. 16 пинов корпуса и 16 пинов должно быть в схематике), недопустимо использовать любые символы, кроме кодировки ANSI в любых параметрах (наименованиях компонентов, корпусов, значениях и т.д.), целесообразно ограничить длину схематики и корпуса не более 18 символов (странное магическое число Cadence тянется еще от версии 14.2).
А вообще можно попробовать разобраться в причинах, но тогда нужны все 3 файла нетлиста и указание точной строки ошибки. Желательно также приложить и логи.

[John Silver]

Неоднократно елались проекты такой и более плотности. Никаких проблем не возникало. Основное требование - корректное описание компонентов: нет повторяющихся имен (кроме пинов питания), отдельно описаны пины NC, имеется полное соответствие количества и наименования пинов схематики и корпуса (т.е. 16 пинов корпуса и 16 пинов должно быть в схематике), недопустимо использовать любые символы, кроме кодировки ANSI в любых параметрах (наименованиях компонентов, корпусов, значениях и т.д.), целесообразно ограничить длину схематики и корпуса не более 18 символов (странное магическое число Cadence тянется еще от версии 14.2).
А вообще можно попробовать разобраться в причинах, но тогда нужны все 3 файла нетлиста и указание точной строки ошибки. Желательно также приложить и логи.

Спасибо вам большое, что отозвались.
Файлы в архиве:
1 - исходный проект
2 - удалил ошибочную цепь, развел заново, создал НЭТлист
3 - удалил ошибочную цепь, развел заново, создал НЭТлист
4 - удалил ошибочную цепь, развел заново, создал НЭТлист. Ошибка начала повторяться. Т.е. ошибка на той же цепи что и в первом случае, хотя имя цепи другое. Дальше не делал, думаю пойдет по кругу.

 Probes.rar ( 186.43 килобайт ) Кол-во скачиваний: 188


Раньше, когда делал НЭТлист ошибка повторялась в определенных строках файла (3691 и 3688) по очереди.

Сообщение отредактировал John Silver - Mar 7 2007, 14:11

[Paul]

Предварительно сообщаю, что обнаружены недопустимые символы в именах footprints, значениях компонентов и путях к проекту.
Пока предлагаю посмотреть документацию к Cadence SPB раздел Packager XL Reference. Находится это в папке установки софта .../doc/pxl/pxl.pdf, глава File Formats.
Подробнее об обнаруженных ошибках, методах устранения и поиска источника ошибок отпишу через несколько дней - надо провести некоторые эксперименты.
Предварительно необходимо убрать символы "пробел", "/", "\" и др. указанные в pxl.pdf из параметров PCB Footprint и Value. На крайний случай можно заменить их на "_". Может случиться, что это решит проблему полностью. Ну а подробности позже.
PS: лог указывает на строку, где ошибка встретилась впервые, но ошибка будет не обязательно в указанном файле. Необходимо понимать взаимодействие всех 3х файлов для поиска ошибок.

[John Silver]

Спасибище просто огромнейшее.
Направление понял, буду читать.
Ваще футпринты ети от Layout, а потом я их думал заменить. Ща просто решил попробовать сделать НЭТлист.
Т.о. ошибка не в самой цепи, как я думал, а в компоненте к которому она подключена?

Сообщение отредактировал John Silver - Mar 8 2007, 21:47